Вычислительное устройство по модулю три

(51) МПК НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ(71) Заявитель Белорусский государственный университет(72) Авторы Супрун Валерий Павлович Городецкий Данила Андреевич(73) Патентообладатель Белорусский государственный университет(57) Вычислительное устройство по модулю три, содержащее четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и два элемента РАВНОЗНАЧНОСТЬ, выход первого из которых соединен с выходом устройства младшего разряда результата, выход устройства старшего разряда результата соединен с выходом второго элемента РАВНОЗНАЧНОСТЬ,первый прямой вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым прямым входом первого элемента РАВНОЗНАЧНОСТЬ,первый инверсный вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым прямым входом первого элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым прямым входом второго элемента РАВНОЗНАЧНОСТЬ вход устройства младшего разряда первого операнда соединен с первыми прямыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ 18611 1 2014.10.30 ИЛИ с порогом два, вторые прямые входы которых соединены со входом устройства старшего разряда первого операнда, вход устройства младшего разряда второго операнда соединен с третьим прямым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, а вход устройства старшего разряда второго операнда - с третьим прямым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход устройства младшего разряда третьего операнда соединен с первыми прямыми входами третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вторые прямые входы которых соединены со входом устройства старшего разряда третьего операнда, вход устройства младшего разряда четвертого операнда соединен с третьим прямым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, а вход устройства старшего разряда четвертого операнда - с третьим прямым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, отличающееся тем, что вход устройства младшего разряда первого операнда соединен с четвертым прямым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом устройства младшего разряда второго операнда, вход устройства старшего разряда первого операнда соединен с четвертым прямым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом устройства старшего разряда второго операнда, вход устройства младшего разряда третьего операнда соединен с четвертым прямым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом устройства младшего разряда четвертого операнда, вход устройства старшего разряда третьего операнда соединен с четвертым прямым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом устройства старшего разряда четвертого операнда. Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и обработки дискретной информации, построения систем аппаратного контроля, а также для построения вычислительных устройств, реализующих алгоритмы модулярной арифметики, и цифровых устройств, работающих в системе остаточных классов. Известен сумматор по модулю три, выполняющий операцию( 3), который содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четыре входа и два выхода 1. Сложность сумматора (по числу входов логических элементов) равна 12. Недостатком известного сумматора является ограниченные функциональные возможности,так как его применение не позволяет выполнить операцию( 3). Известный сумматор, как и заявляемое устройство, содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Наиболее близким по конструкции и функциональным возможностям техническим решением к предлагаемому является вычислительное устройство по модулю три, выполняющее операцию ( 3). Известное устройство, как и заявляемое, содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, два элемента РАВНОЗНАЧНОСТЬ, восемь входов и два выхода 2. Конструктивная сложность устройства-прототипа равна 32, а его быстродействие, определяемое глубиной логической схемы, составляет 2, где- задержка на логический элемент. Недостатком устройства-прототипа является высокая сложность. Изобретение направлено на решение технической задачи понижения сложности вычислительного устройства по модулю три. 18611 1 2014.10.30 Вычислительное устройство по модулю три содержит с первого по четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и первый и второй элементы РАВНОЗНАЧНОСТЬ. Выход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом младшего разряда результата, выход старшего разряда которого соединен с выходом второго элемента РАВНОЗНАЧНОСТЬ. Первый прямой вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым прямым входом первого элемента РАВНОЗНАЧНОСТЬ. Первый инверсный вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ. Второй инверсный вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым прямым входом первого элемента РАВНОЗНАЧНОСТЬ. Второй инверсный вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым прямым входом второго элемента РАВНОЗНАЧНОСТЬ. Вход младшего разряда первого операнда соединен с первым прямым входом первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй прямой вход которых соединен со входом старшего разряда первого операнда. Вход младшего разряда второго операнда соединен с третьим прямым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, а вход старшего разряда второго операнда - с третьим прямым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Вход младшего разряда третьего операнда соединен с первым прямым входом третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй прямой вход которых соединен со входом старшего разряда третьего операнда. Вход младшего разряда четвертого операнда соединен с третьим прямым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, а вход старшего разряда четвертого операнда - с третьим прямым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. В отличие от прототипа, вход младшего разряда первого операнда соединен с четвертым прямым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом младшего разряда второго операнда. Вход старшего разряда первого операнда соединен с четвертым прямым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом старшего разряда второго операнда. Вход младшего разряда третьего операнда соединен с четвертым прямым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом младшего разряда четвертого операнда. Вход старшего разряда третьего операнда соединен с четвертым прямым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный вход которого соединен со входом старшего разряда четвертого операнда. Основной технический результат изобретения заключается в понижении конструктивной сложности вычислительного устройства по модулю три. Названный эффект достигается посредством инвертирования некоторых входов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и путем изменения соединений между логическими элементами схемы. Входные операнды , ,и , а также результатвыполнения операции( 3) задаются двухразрядными двоичными кодами(1, 2),3 18611 1 2014.10.30(1, 2),(1, 2), (1, 2) и(1, 2), где 122,122,122,122 и 122. На фигуре представлена схема вычислительного устройства по модулю три, работа которого описывается таблицей истинности логических функций 1 и 2, реализуемых на его выходах (таблица). Вычислительное устройство по модулю три содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2, 3 и 4, два элемента РАВНОЗНАЧНОСТЬ 5 и 6, восемь входов 7, 8, , 14 и два выхода 15 и 16. Вычислительное устройство работает следующим образом. На входы 7 и 8 устройства поступают значения младшего 1 и старшего 2 разрядов первого операндасоответственно на входы 9 и 10 - значения младшего 1 и старшего 2 разрядов второго операндасоответственно на входы 11 и 12 - значения младшего 1 и старшего 2 разрядов третьего операндасоответственно на входы 13 и 14 - значения младшего 1 и старшего 2 разрядов четвертого операндасоответственно. На выходе 15 устройства реализуется младший разряд 1, на выходе 16 - старший разряд 2 результатавыполнения операции( 3). Логическая схема вычислительного устройства по модулю три (фигура) синтезирована на основе использования следующих аналитических представлений логических функций 1 и 2 1, если 1212 ,1 (1 ,2 , 1 ,2 , 1 ,2 , 1 ,2 )0 в противном случае,1, если 1212 ,2 (1 ,2 , 1 ,2 , 1 ,2 , 1 ,2 )0 в противном случае, где 1, если 12 2122,10 в противном случае,1, если 212122,20 в противном случае,1, если 12 2122,10 в противном случае,1, если 212122,20 в противном случае. 18611 1 2014.10.30 Входы Двоичный код Двоичный код Двоичный код Двоичный код первого операн- второго операн- третьего операн- четвертого опеда да да ранда(1, 2)(1, 2)(1, 2)(1, 2) 2 1 2 1 2 1 2 1 8 7 10 9 12 11 14 13 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 5 Выходы Двоичный код результата(1, 2) 2 16 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 0 1 0 1 0 18611 1 2014.10.30 Продолжение таблицы Входы Выходы Двоичный код Двоичный код Двоичный код Двоичный код Двоичный код первого операн- второго операн- третьего операн- четвертого оперезультата да да да ранда(1, 2)(1, 2)(1, 2)(1, 2)(1, 2) 2 1 2 1 2 1 2 1 2 1 8 7 10 9 12 11 14 13 16 15 0 1 0 1 0 1 1 0 0 0 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 1 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 1 0 1 1 0 1 0 0 0 1 0 1 0 1 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 0 0 1 18611 1 2014.10.30 Основным достоинством заявляемого вычислительного устройства по модулю три является низкая конструктивная сложность, которая равна 28 (сложность устройствапрототипа - 32). При этом оба устройства имеют одинаковое быстродействие, равное 2,где- задержка на логический элемент. Источники информации 1. Патент РБ 12003, МПК 06 7/38, 2009. 2. Патент РБ 12201, МПК 06 7/38, 2009 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 7