Вычислительное устройство по модулю три

(51) МПК (2006) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ(71) Заявитель Белорусский государственный университет(72) Авторы Городецкий Данила Андреевич Седун Андрей Максимович Супрун Валерий Павлович(73) Патентообладатель Белорусский государственный университет(57) Вычислительное устройство по модулю три, характеризующееся тем, что содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход первого из которых соединен с выходом младшего разряда устройства, выход старшего разряда которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два четыре элемента РАВНОЗНАЧНОСТЬ, причем -й, где 1, 2, 3, 4, вход -го, где 1, 2, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом -го элемента РАВНОЗНАЧНОСТЬ, выход первого элемента из которых соединен с пятым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестой вход которого соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ, выход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с пятым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестой вход которого соединен с выходом второго элемента РАВНОЗНАЧНОСТЬ, первый прямой вход которого соединен с первым прямым входом первого элемента РАВНОЗНАЧНОСТЬ и с входом младшего разряда первого операнда устройства, вход старшего разряда которого соединен с первыми инверсными входами первого и второго элементов 12200 1 2009.08.30 РАВНОЗНАЧНОСТЬ, второй инверсный вход первого элемента РАВНОЗНАЧНОСТЬ соединен со вторым прямым входом второго элемента РАВНОЗНАЧНОСТЬ и с входом старшего разряда второго операнда устройства, вход младшего разряда которого соединен со вторым прямым входом первого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ, вход младшего разряда третьего операнда устройства соединен с первыми прямыми входами третьего и четвертого элементов РАВНОЗНАЧНОСТЬ, первые инверсные входы которых соединены с входом старшего разряда третьего операнда устройства, вход младшего разряда четвертого операнда устройства соединен со вторым инверсным входом четвертого элемента РАВНОЗНАЗНОСТЬ и со вторым прямым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен со вторым прямым входом четвертого элемента РАВНОЗНАЧНОСТЬ и с входом старшего разряда четвертого операнда устройства. Изобретение относится к области вычислительной техники и автоматики и может быть использовано для построения систем передачи и переработки дискретной информации. Известен сумматор по модулю три, содержащий четыре элемента РАВНОЗНАЧНОСТЬ, четыре входа и два выхода 1. Недостатком сумматора по модулю три являются низкие функциональные возможности, поскольку сумматор не реализует операцию( 3). Наиболее близким по конструкции и функциональным возможностям техническим решением к предлагаемому является вычислительное устройство по модулю три, содержащее восемь элементов И, мажоритарный элемент с порогом четыре, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, восемь входов и два выхода 2. Конструктивная сложность устройства (по числу входов логических элементов) равна 34, а быстродействие, определяемое глубиной схемы, составляет 2, где- усредненная задержка на один логический элемент. Недостатком известного вычислительного устройства по модулю три является высокая конструктивная сложность. Изобретение направлено на решение технической задачи уменьшения конструктивной сложности (по числу входов логических элементов) вычислительного устройства по модулю три. Вычислительное устройство по модулю три характеризуется тем, что содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход первого из которых соединен с выходом младшего разряда устройства, выход старшего разряда которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, и четыре элемента РАВНОЗНАЧНОСТЬ. Причем -й (1, 2, 3, 4) вход -го (1, 2) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом -го элемента РАВНОЗНАЧНОСТЬ, выход первого элемента из которых соединен с пятым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,шестой вход которого соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ. Выход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с пятым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестой вход которого соединен с выходом второго элемента РАВНОЗНАЧНОСТЬ, первый прямой вход которого соединен с первым прямым входом первого элемента РАВНОЗНАЧНОСТЬ и с входом младшего разряда первого операнда устройства. Вход старшего разряда первого операнда устройства соединен с первыми инверсными входами первого и второго элементов РАВНОЗНАЧНОСТЬ. Второй инверсный вход первого элемента РАВНОЗНАЧНОСТЬ соединен со вторым прямым входом второго элемента РАВНОЗНАЧНОСТЬ и с входом старшего разряда второго операнда устройства, вход 12200 1 2009.08.30 младшего разряда которого соединен со вторым прямым входом первого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ. Вход младшего разряда третьего операнда устройства соединен с первыми прямыми входами третьего и четвертого элементов РАВНОЗНАЧНОСТЬ, первые инверсные входы которых соединены с входом старшего разряда третьего операнда устройства. Вход младшего разряда четвертого операнда устройства соединен со вторым инверсным входом четвертого элемента РАВНОЗНАЗНОСТЬ и со вторым прямым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен со вторым прямым входом четвертого элемента РАВНОЗНАЧНОСТЬ и с входом старшего разряда четвертого операнда устройства. Основной технический результат изобретения заключается в понижении конструктивной сложности вычислительного устройства по модулю три. Названный эффект достигается путем изменения порога элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и введения в схему новых логических элементов (элементов РАВНОЗНАЧНОСТЬ), а также изменением соединений между элементами логической схемы вычислительного устройства по модулю три. На чертеже (фигура) представлена схема вычислительного устройства по модулю три. Вычислительное устройство по модулю три содержит четыре элемента РАВНОЗНАЧНОСТЬ 1, 2, 3 и 4, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 5 и 6, восемь входов 7, , 14 и два выхода 15 и 16. Операнды А, В, С изадаются двухразрядными двоичными кодами А(а 1, а 2),(,2), С(с 1, с 2) и(1, 2), где 1, 1, 1, 1 - младшие разряды 2, 2, 2, 2 - старшие разряды операндов А, В, С и , т.е. Аа 12 а 2, В 122, Сс 12 с 2 и 122. В соответствии с выбранным модулем Р 3 операнды могут принимать значения 0(00), 1 (01), 2 (10). Результат сложения задается двухразрядным двоичным кодом(1,2), где 122. На входы 7, 9, 11 и 13 вычислительного устройства подаются значения младших разрядов 1, 1, 1, 1 операндов соответственно на входы 8, 10, 12 и 14 - значения старших разрядов 2, 2, 2, 2 операндов А, В, С исоответственно. На выходе 15 вычислительного устройства реализуется младший разряд 1, на выходе 16 - старший разряд 2 результата выполнения операции( 3). Логическая схема вычислительного устройства по модулю три (фигура) синтезирована по следующим аналитическим представлениям функций 1 и 2 1, если 2 (1 ,2 , 1 ,2 )(1 ,2 , 1 ,2 )2 (1 ,2 , 1 ,2 )(1 ,2 , 1 ,2 )2 10 в противном случае, 1, если(1 ,2 , 1 ,2 )2(1 ,2 , 1 ,2 )(1 ,2 , 1 ,2 )2 (1 ,2 , 1 ,2 )2,20 в противном случае,где 1, если 1212(1 ,2 , 1 ,2 )0 в противном случае,1, если 1212(1 ,2 , 1 ,2 )0 в противном случае,1, если 1212(1 ,2 , 1 ,2 )0 в противном случае,1, если 1212(1 ,2 , 1 ,2 )0 в противном случае. 3 12200 1 2009.08.30 Посредством таблицы представлены логические функции 1 и 2, описывающие работу вычислительного устройства по модулю три. Основным достоинством вычислительного устройства по модулю три является низкая конструктивная сложность (по числу входов логических элементов), равная 28. Сложность устройства-прототипа равна 34, а его быстродействие совпадает с быстродействием вычислительного устройства. Источники информации 1. Патент РБ 2080, МПК 06 7/50, 1998. 2. Патент РФ 2090924, МПК 06 7/50, 1997 (прототип). Входы Выходы Двоичный код Двоичный код Двоичный код Двоичный код Двоичный код первого операнда второго операнда третьего операн- четвертого оперезультата А(а 2, а 1)(2, 1) да(2, 1) ранда(2, 1)(2, 1) а 2 а 1 2 1 2 1 2 1 2 1 8 7 10 9 12 11 14 13 16 15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 12200 1 2009.08.30 Продолжение таблицы Входы Выходы Двоичный код Двоичный код Двоичный код Двоичный код Двоичный код первого операнда второго операнда третьего операн- четвертого оперезультата А(а 2, а 1)(2, 1) да(2, 1) ранда(2, 1)(2, 1) а 2 а 1 2 1 2 1 2 1 2 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 0 0 1 1 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 0 1 1 0 0 0 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 1 0 1 1 0 1 0 0 0 1 0 0 1 12200 1 2009.08.30 Продолжение таблицы Входы Выходы Двоичный код Двоичный код Двоичный код Двоичный код Двоичный код первого операнда второго операнда третьего операн- четвертого оперезультата А(а 2, а 1)(2, 1) да(2, 1) ранда(2, 1)(2, 1) а 2 а 1 2 1 2 1 2 1 2 1 1 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 0 1 0 Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 6