Устройство для сложения чисел в последовательно-параллельном коде

/ И установки в ноль которых соединены соответственно с входами синхронизации и начальной установки устройства, первая группа сдвигающих регистров содержит р 5/2 регистров (5 1 од 2 ш-1, величина ш удовлетворяет соотношению ш 1 Т 1 о 32 ш 1, где Ы число операндов), г-й (г Б) из которых имеет разрядность, равную г, вторая группасдвигающих регистров содержит г 5/2 регистров, 1-й (1 П) из которых имеет разрядность, равную 1, третья группа сдвигающих регистров содержит 3 ш/2 регистров(ш 1 о 32(ш-2)), 3-й (1 Е) из Которых имеет разрядность, равную Д, четвертая группа сдвигающих регистров содержит 11 ш/2 регистров, 1-й (1 1,11) из Которых имеет раз рядность, равную 1, в первом многовходовом одноразрядном сумматоре 1-й (1 1,11) вход соединен с входом четного разряда 1-го операнда, вход нечетного разряда которого соединен с 1-м входом второго многовходового одноразрядного сумматора, первый выход первого многовходового одноразрядного сумматора соединен с выходом четного разряда суммы устройства, выход суммы полусумматора соединен с выходом нечетного разряда суммы устройства, выход переноса полусумматора соединен с информационным входом В-триггера, первый вход полусумматора соединен со вторым выходом первого многовходового одноразрядного сумматора, второй вход соединен с первым выходом второго многовходового одноразрядного сумматора, 23-й выход которого соединен с информационным входом 3-го сдвигающего регистра третьей группы, выход которого соединен с (М )-м входом первого многовходового одноразрядного сумматора, (2 1)-й выход которого соединен с информационным входом г-го сдвигающего регистра первой группы, выход которого соединен с (г 3 1 Т)-м входом первого многовходового одноразрядного сумматора, (21 2)-й выход которого соединен с информационным входом 1-го сдвигающего регистра второй группы, выход которого соединен с (1 1 Т)-м входом второго многовходового одноразрядного сумматора, (21 1)-й выход которого соединен с информационным входом 1-го сдвигающего регистра четвертой группы, выход которого соединен с(1 г 11)-м входом второго многовходового одноразрядного сумматора, выход 13 триггера соединен с (Ыр 31)-м входом первого многовходового одноразрядного сумматора.Изобретение относится К вычислительной технике и микроэлектронике и может быть использовано для построения арифметических устройств ЭВМ и специализированных процессоров.Известно устройство для сложения четырех двоичных чисел в последовательном коде,содержащее три одноразрядных двоичных сумматора и два триггера 1.Недостатками устройства являются низкое быстродействие и ограниченные функциональные возможности, поскольку оно не обеспечивает сложение более четырех операндов.Наиболее близким по функциональным возможностям и конструкции техническим рещением к предлагаемому является конвейерное устройство для сложения восьми двоичных чисел в последовательно-параллельном коде, содержащее семь конвейерных сумматоров,каждый из которых включает в себя два комбинационных одноразрядных двоичных сумматора и пять триггеров 2.Недостатком известного устройства для сложения чисел в последовательнопараллельном коде является высокая конструктивная сложность, а также наличие задержки в выдаче результата сложения (латентность), обусловленной конвейерной структурой устройства.Изобретение направлено на рещение задачи упрощения конструкции устройства для сложения чисел в последовательно-параллельном коде и устранения латентности.Названный техничесКий результат достигается путем использования новых элементов(многовходовых одноразрядных сумматоров, полусумматора, сдвигающих регистров), а также изменением межсоединений элементов в схеме устройства.Устройство для сложения чисел в последовательно-параллельном Коде содержит синхронный двухступенчатый В-триггер, вход синхронизации Которого соединен с входом синхронизации устройства, вход установКи в ноль соединен с входом начальной установКи устройства.В отличие от прототипа устройство содержит два многовходовых одноразрядных сумматора, полусумматор и четыре группы сдвигающих регистров, входы синхронизации и установКи в ноль Которых соединены соответственно с входами синхронизации и начальной установКи устройства. При этом первая группа сдвигающих регистров содержит р 5/2 регистров (5 1 о 2 ш-1 величина ш удовлетворяет соотношению ш Ы 1 о 2 ш 1, гдеЫ - число операндов), г-й (г Б) из Которых имеет разрядность, равную г. Вторая группасдвигающих регистров содержит г 5/2 регистров, 1-й (1 П) из Которых имеет разрядность, равную 1. Третья группа сдвигающих регистров содержит ш/2 регистров(ш 1 о 2(ш-2)), 3-й (3 1,) из Которых имеет разрядность, равную 3. Четвертая группасдвигающих регистров содержит 11 ш/2 регистров, 1-й (1 Е) из Которых имеет раз рядность, равную 1. В первом многовходовом одноразрядном сумматоре 1-й (1 й) входсоединен с входом четного разряда 1-го операнда, вход нечетного разряда Которого соединен с 1-м входом второго многовходового одноразрядного сумматора. Первый выход первого многовходового одноразрядного сумматора соединен с выходом четного разряда суммы устройства, выход суммы полусумматора соединен с выходом нечетного разряда суммы устройства. Выход переноса полусумматора соединен с информационным входом В-триггера. Первый вход полусумматора соединен со вторым выходом первого многовходового одноразрядного сумматора. Второй вход соединен с первым выходом второго многовходового одноразрядного сумматора, 23-й выход Которого соединен с информационным входом 3-го сдвигающего регистра третьей группы. Выход 3-го сдвигающего регистра третьей группы соединен с (Ы 3)-м входом первого многовходового одноразрядного сумматора, (2 г 1)-й выход Которого соединен с информационным входом г-го сдвигающего регистра первой группы. Выход г-го сдвигающего регистра первой группы соединен с (г Ы)-м входом первого многовходового сумматора, (21 2)-й выход Которого соединен с информационным входом 1-го сдвигающего регистра второй группы. Выход 1-го сдвигающего регистра второй группы Которого соединен с (1 Ы)-м входом второго многовходового одноразрядного сумматора, (21 1)-й выход Которого соединен с информационным входом 1-го сдвигающего регистра четвертой группы. Выход 1-го сдвигающего регистра четвертой группы соединен с (1 г Ы)-м входом второго многовходового одноразрядного сумматора. Выход В-триггера соединен с (Ы р 1)-м входом первого многовходового одноразрядного сумматора.На фиг.1 представлена схема устройства для сложения чисел в последовательнопараллельном Коде.Устройство содержит два многовходовых одноразрядных сумматора 1 и 2, полусумматор 3, р сдвигающих регистров 414 р первой группы, г сдвигающих регистров 51-51 второй группы, сдвигающих регистров 61-61 третьей группы, 11 сдвигающих регистров 71-711 четвертой группы, синхронный двухступенчатый В-триггер 8, Ы входов 91-911 четных разрядов операндов, Ы входов 101-1011 нечетных разрядов операндов, вход синхронизации 11,вход начальной установКи 12, выходы четного 13 и нечетного 14 разрядов суммы.При этом г-й (г 1,2,,р) регистр 41 первой группы, 1-й (1 1,2,,г) регистр 51 второй группы, 3-й (3 1,2,,) регистр 63 третьей группы и 1-й (1 1,2,,11) регистр четвертой группы имеют разрядность, равную соответственно г, 1, 3 и 1. Регистры Каждой группы представляют собой регистровые файлы типа 131130.Принцип работы устройства для сложения чисел в последовательно-параллельном коде основан на использовании двух многовходовь 1 х одноразрядных сумматоров 1 и 2, которые выполняют одновременное сложение соответственно векторов четных и нечетных разрядов Ы операндов и кортежей переносов с одинаковыми весами, задержанных на соответствующее число тактов. Для хранения переносов и их задержки используются 13 триггер 8 и Четыре регистровых файла 414 р, 51-51, 61-61 и 71-711.Отметим, ЧТО в общем случае многовходовый одноразрядный сумматор выполняет сложение 11 одноразрядных двоичных чисел х 1,х 2,,х 1 На его выходах формируется (11)разрядный (1 103211) позиционный двоичный код числа единиц, содержащихся во входном двоичном слове Х (х 1,х 2,,х)Х 1 Х 2 Хп 2 КЙ 2 к 1111 2111 го, где х 1,х 2,,х - сигналы, подаваемые (в произвольном порядке) на входы многовходового одноразрядного сумматораГО,Г 1,,Г 1 - сигналы, формируемые на выходах многовходового одноразрядного сумматора соответственно с первого по (1 1)-й.В устройстве первый многовходовый одноразрядный сумматор 1 имеет число входов,равное ш Ы 10122111 1, второй многовходовый сумматор 2 - ш-2 входов.Устройство выполняет сложение Ы п-разряднь 1 х двоичных чисел Х ход 2 х 11 4 х 21где хш Е О,1 - двоичные разряды суммируемых чисел Х 51 Е О,1 - двоичные разряды суммы 5, 1 О,пу -1, у 1 о 12 Ы р п/2-1, г п/2 у/2-1.Отметим, что при сложении Ы п-разряднь 1 х двоичных чисел разрядность суммы составляет 11 у бит, у 1 о 12 Ы.Полагаем, что 11 - четное. Если 11 - нечетное, то к суммируемым двоичным числам добавляется по одному тождественно равному нулю старшему разряду. Тогда устройство будет выполнять сложение Ы (11 1)-разрядных чисел.Устройство выполняет сложение Ы п-разряднь 1 х двоичных чисел, поступающих на входы в последовательно-параллельном коде по два разряда (х 211,х 2111) одновременно (начиная с младщих разрядов ход и х 11). Сумма также формируется в последовательнопараллельном коде по два разряда (521,5211) одновременно за каждый такт сложения (начиная с младщих разрядов 50 и 51).Устройство работает следующим образом. На вход начальной установки 12 подается импульс, обнуляющий В-триггер 8 и регистровые файлы 41-4 р, 51-51, 61-6 д и 71-711. В сопровождении серии из п/2 тактовых импульсов, поступающих на вход синхронизации 11, на входы 91, 92,, 911 последовательно подаются п/2 векторов четных разрядов суммируемых чисел (хо 1, хо 2,, ход), (х 21,х 22,,х 211),,(х 21,х 22,,х 211), а на входы 101, 1 О 2,, 1011 - п/2 векторов нечетных разрядов суммируемых чисел (х 11,х 12,,х 111), (х 31,х 32,,х 311),,(х 11,х 1 д,,х 111). При этом на выходах устройства 13 и 14 формируются соответственно четные и нечетные разряды суммы (511,51), (52,53),,(52,51).После этого подача сигналов на входы 91, 92,, 911 и 101, 1 О 2,, 1011 блокируется, а на вход синхронизации 11 подается дополнительно у/2 тактовых импульсов, которые обеспечивают формирование у старщих разрядов суммы. По заднему фронту первого (из у/2 дополнительных) импульса на выходах устройства формируется пара (5,51), по заднему фронту второго - (52,53) и т.д.По окончанию последнего (//2-го) дополнительного тактового импульса на выходах устройства формируется пара старших разрядов суммыПосле этого устройство готово К выполнению сложения очередных Ы чисел без предварительного обнуления триггера 8 и регистровых файлов 414 р, 51-51, 61-61 и 71-711.На фиг. 2 в качестве примера представлена схема устройства для сложения восьми Шестиразряднь 1 х чисел (Ы 8, п 6).Устройство содержит двенадцативходовый одноразрядный сумматор 1 (число входов сумматора 1 равно ш Ы 1 о 52 ш 1 12), десятивходовый одноразрядный сумматор 2На фиг. 2 показано восемнадцать сдвигающих регистров 151-158, 161-168, 17 и 18, Которые не входят в состав устройства, но обеспечивают его работу. Регистры 151,152,,158 и 161,162,. . .,168 предназначены для хранения соответственно трех четных разрядов(Х 41 Х 21 Хо 1) (Х 42 Х 22 Х 02)- - - (Х 48 Х 28 Хо 8) И ТРХ нечетных РаЗРЯДОВ (Х 51 Х 31 Х 11) (Х 52 Х 32 Х 12)(х 58,х 38,х 18) входных операндов Х ход 2 х 1 д 22 х 2 д 23 х 3 д 24 х 4 д 25 х 5 д, 3 1,2,,8. Регистры 17 и 18 предназначены для хранения соответственно пяти четных (58,56,54,52,5 о) и четырех нечетных (57,55,53,51) разрядов суммы 5 50 251 2252 2353 2454 2555 2656 27 х 7 2858При этом разрядность регистров 151-158, 161-168 равна п/2 3 бит, а регистров 17 и 18 п/2 //2 5 бит.Работа устройства для рассматриваемого примера (фиг. 2) поясняется таблицей(фиг. 3), в которой показано содержимое его регистровых файлов и В-триггера на всех тактах работы при сложении чиселВ таблице (фиг. 3) нулевой такт соответствует исходному состоянию устройства и регистров. Символом х обозначено безразличное состояние регистров суммы перед началом сложения.Достоинством устройства являются Широкие функциональные возможности, простая конструкция, высокое быстродействие и отсутствие задержки в выдаче результата сложения (латентности).2. Белоус А.И., Подрубный О.В., Журба В.М. Микропроцессорный комплект БИС серии К 1815 для цифровой обработки сигналов Справочник / Под ред. А.И. Сухопарова. М. Радио и связь, 1992. - С. 119. рис. 2.41 (прототип).