Вычислительная система

которою через магистраль управления подключен ко входу команд процессора и к выходу устройства системной памяти, первый п второй выходы устройства управления буферными памятями подключены соответственно к управля ющему входу устройства буферной памятикоманд и к адресному входу устройства буферной памяти данных, вход-выход режима устройства управления буферными пзмятями подключен к управляющему входу-выходу устройства системной памяти, при этом процессор содержит блок обработки целых чисел, блок обработки вещественных чисел, блок логтгческой обработки, первый и второй блоки сопряжения,первьпй блок регистров, причем в процессоре первый информационный вход-выход полклгочен к адресно-числовому входу-выходу первого блока сопряжения, вход команд процессора подключен к первому информационному входу второго блока сопряжения, первый выход которою подключен к входу адреса процессора, второй выход второю блока сопряжения через информационную магисграль подключен к первым информационным входам- выходам блока обработки цепях чисел,блока обработки вещественных чисел, блока логической обработки, первого блока сопряжения и первого блока регистров, с первого по пятый выходы грушты второго блока сопряжения подключены соответственно к управляющим входам блока обработки целых чисел, блока обработки вещественных чисел, блока логической обработки, первого блока сопряжения и к первому управляющему входу первого блока регистров, отличающаяся тем, что введены постоянное запоминающее устройство подпрограмм и запоъшнающее устройство признаков наличия информации, при этом выход управления буферной памятью процессора подключен ко входу режима устройства управления буферными памятями, выход адреса процессора и первый выход устройства управления буферными памятями подключены соответственно к первому и ко второму адресным входам постоянною запоминающего устройства подпрограмм, выходкоторого через магистраль управления подклю чен ко входу команд процессора, к информационному входу-выходу устройства буферной памяти команд, к третьему выходу устройства управления буферными памятями и к выходу устройства системной памяти, второй выход устройства управления буферными памятями под ключен к адресному входу запоминающего устройства признаков наличия информации, информационный вход-выход которого через магистраль признаков наличия информации подключен ко второму информационному входу- выходу блока управления буферными памятями, ко второму информационному входу-выходу устройства системной памяти и ко второму информационному входу-выходу процессора, при этом процессор содержит второй блок регистров, блок контроля и блок постоянной памяти, причем в процессоре первый информационный вход-выход второго блока регистров через информационную магистраль подключен к первым информационным входам-выходам блока обработки целых чисел, блока обработки вещественных чисел, блока логической обработки, первого блока регистров, первого блока сопряжения и ко второму выходу второго блока сопряжения, шестой и седьмой выходы группы которого подключены соответственно к управляющему входу блока контроля и к первому управляюшему входу блока регистров, второй информационный вход-выход блока обработки целых чисел через магистраль контроля подключен ко вторым информационным входам-выходам блока обработки вещественных чисел, блока логической обработки, первого и второго блоков регистров, первого блока сопряжения и к информационному входу блока контроля, выход которого подключен ко вторым управляющим входам первого блока регистров, к управляющему входу второго блока сопряжения и ко входу считывания блока постоянной памяти, первый выход которого подключен ко второму информационному входу второго блока сопряжения, первый выход которого подключен к адресному входу блока постоянной памяти, второй выход которого подключен к выходу управления буферной памятью процессора,. второй информационный вход-выход которого подключен к третьему информационному входу-выходу первого блока сопряжения.Изобретение относится к области вычислительной техники и может быть использовано,например, для обработки данных физических экспериментов, для решения задач автоматизированного управления в реальном масштабе времени и для научных расчетов, требующихИзвестна высокопроизводительная вычислительная система, содержащая центральные процессоры, процессоры ввода-вывода данных,коммутатор, основное запоминающее устрой 5 ВУ 1 О 91 С 1 И вство, пульт управления, внешние устройства,внешние запоминающие устройства, блоки управления внешними запоминающими устройствами, процессоры передачи данных.Р Все компоненты системы динамически распределяются операционной системой для обслуживания очередных задач. Все центральные процессоры равноправны и работают в мультипроцессорном режиме.Отличительной особенностъю системы команд и внутренней структуры система является приспоооблет-шость их для программирования на языках высокого уровня, что позволяет досггпнуть значительного упрощения системы математическот обеспечения и осущесгвлятьзффекттггвную копрограмм в машинный КОД.Универсальный стоковый механизм, тегированшяе данные, выполнение команды в зависимости от типа и формата данных, рекурсивноепользователей с общими давньпти, практически неогратшчевньпй объем математической памяти,разветвленная система прерьшатщй значительноВысокое быстродействие системы достигается максимальным распараллеливанием обработки команд перенесением задачи распределения рептстров ЦП с этапа компиляции программы на этап ее выполнения, где эта задача решается динамически наиболее эффективным образом выполнением обработки данных в простых случаях без дополнительных издержек, связанных с анализом типа и формата данных широким применением сверхоперативных ассоциативных запоминающих устройств.Для достижения параллелизма в обработке команд используется организация работы по принципу поточной линии, когда в процессе обработки на разных стадиях выполнения одновременно находятся несколько команд, а также имеются специализированные блоки сложения, умножения, деления, индексации,формированиэт процедур, работающие параллельно и независимо один от другого 1.Недостатком этой системы является большой объем и сложность аппаратуры и, как следствие, невысокая надежность.Наиболее близкой по технической сущности к предлагаемому устройству является вычислительная система, содержащая процессор, устройство системной памяти, устройство буферной памяти данных, устройство буферной памяти команд и устройство управления буферными памятямн, причем первый информационный вход-выход процессора через магистраль адреса-данных подключен к первому информационному входу-выходу устройства управления буфернымипамятями, к информациоиному входу-выходу устройства буфернойпамяти данных и к первому информационному входу-выходу устройства системной памяти,выход адреса процессора подключен к информационному входу устройства управления буферными памятный и к первому адресному входу устройства буферной памяти команд,информационный вход-выход которого через магистраль управления подключен ко входу команд процессора и к выходу устройства системной памяти, первый и второй вьтходы устройства управления буферными памятями подключены соответственно к упращяющему входу устройства буферной памяти команд и к адресному входу устройства буферной памяти данных, вход-выход режима устройства управления буферными памятями подключен к управляющему входу-выходу устройства системной памяти, при этом процессор содержит блок обработки целых чисел, блок обработки вещественных чисел, блок логической обработки, первый и второй блоки сопряжения, первый блок регистров, причем в процессоре первый информационный вход-выход подключен к адресно-числовому входу-выходу первого блока сопряжения, вход команд процессора подключен к первому информационному входу второго блока сопряжения, первьпй выход которою к выходу адреса процессора, второй выход второго блока сопряжения через информационную магистраль подключен к первым информационным входам- выходам блока обработки целых чисел, блока обработки вещественных чисел, блока логической обработки, первого блока сопряжения и первого блока регистров, с первого по пятый выходы группы второго блока сопряжения подключены соответственно к управляющим входам, блока обработки целыхчисел, блока обработки вещественных чисел, блока логической обработки, первого блока сопряжения и к первому управляющему входу первого блока регистров 2 Однако, известная вычислительная система не отличаетсявьтсокой производительностью и удобством в эксплуатации по следующим причинам.В рассматриваемой системе, построенной на базе архитектуры с сокращенным набором команд, сложные операции, а также исключительные ситуации, такие как преобразование форматов и типов, реализуются путем выполнения последовательности простых команд, генерируемых компилятором в процессе трансляции программ. В этом случае, однако,увеличивается кодшчество обращений в устройство буферной патияти команд, что приводит к снижению производительности из-за потерь времени, связанных с подкачкой команд из оперативной памяти при отсутствии их в буферной памяти. Кроме того, отсутствиевозможности работы с различными типами операндов требует дисциплины программирования и дополнительного контроля при трансляции.Это усложняет процесс создания и отладки программ, т.е. эксплуатацию вьтчиечгттельной системы.Технической задачей является повышение быстродействия и надежности за счет контроля типов и форматов операндов при трансляции в процессоре.Достигается это тем, что в вычислительную систему, содержащую процессор, устройство системной памяти, устройство буферной памяти данных, устройство буферной памяти команд и устройство управления буферными памятями, причем первый информационный вход-выход процессора через магистраль адреса-давных подключен к первому информационному входу- выходу устройства управления буферными памятями, к информационному входу-выходу устройства буферной памяти данных и к первому информационному входувыходу устройства системной памяти, выход адреса процессора подключен к информационному входу устройства управления буферными памятями и к первому адресному входу устройства буферной памяти команд, информационнъпй вход-выход которого через магистраль управления подключен ко входу команд процессора и к выходу устройства системной памяти, первый и второй выходы устройства управления буферными памятями подключены соответственно к управляющему входу устройства буферной памяти команд и к адресному входу устройства буферной памяти данных,вход-выход режима устройства управления буферными памятями подключен к управляющему входу-выходу устройства системной памяти, при этом процессор содержит блок обработки целых чисел, блок обработки вещественных чисел, блок логической обработки,первый и второй блоки сопряжения, первый блок регистров, причем в процессоре первый информационный вход-выход подключен к адресночисловому входу-выходу первого блока сопряжения, вход команд процессора подключен к первому информационному входу второго блока сопряжения, первый выход которого подключен к выходу адреса процессора, второй выход второго блока сопряжения через информационную магистраль подключен к первым информационным входам-выходам блока обработки целых чисел, блока обработки вещественных чисел, блока логической обработки,первого блока сопряжения и первого блока регистров, с первою по пятый выходы группы блока сопряжения подключены соответственно к управляющим входам блока обработки целых чисел, блока обработки вещественных чи Осел, блока логической обработки, первою блока сопряжения и к первому управляющему входу первого блока регистров, введены постоянное запоминающее устройство подпрограмм и запоминающее устройство признаков наличия информации, при этом выход управления буферной памятью процессора подключен ко входу режима устройства управлеъшя буферными памятями выход адреса процессора и первый выход устройства управления буферными памятями подключены соответственно к первому и ко второму адресньщ входам постоянного запоминающего устройства подпрограмм,выход которого через магистраль управления подключен ко входу команд процессора, к информационному входу-выходу устройства буферной памяти команд, к третьему выходу устройства управления буферными памятями и к выходу устройства системной памяти, второй выход устройства управления буферными памятями подключен к адресному входу запоминающего устройства признаков наличия информации, информационный входаыход которого через магистраль признаков наличия информации подключен ко второму информационному входу-выходу блока управления буферными памятями, ко второму информационному входу-выходу устройства системной памяти И ко второму информационному входу-выходу процессора, при этом процессор содержит второй блок регистров,блок контроля и блок постоянной памяти, причем в процессоре первый информационный вход-выход второго блока регистров через информациовшую магистраль подключен к первым информационным входам-выходам блока обработки целых чисел, блока обработки вещественных чисел, блока логической обработки, первого блока регистров, первого блока сопряжения и ко второму выходу второго блока сопряжения, шестой и седьмой выходы группы которого подключены соответственно к управляющему входу блока контроля и к первому управляющему входу второго блока регистров, второй информационный вход-выход блока обработки целых чисел через магистраль контроля подключен ко вторым информационным входам-выходам блока обработки вещественных чисел, блока логической обработки, первого и второго блока регистров,первою блока сопряжения и к информационному входу блока контроля, выход которого подключен ко вторым управляющим входам первого и второго блока регистров, к управляющему входу второго блока сопряжения и ко входу считывания блока постоянной памяти,первый выход которого подкшочен ко второму информационному входу второго блока сопряжения, первый выход которого подключен к адресному входу блока постоянной памяти, 9,ВТ 1091 С 1второй выход которого подключен к выходу управления буферной памятью процессора,второй информационный вход-выход которого подключен к третьему информационному входу-выходу первою блока сопряжения. Сущность изобретения заключается в том,что в предлагаемой вычислительной системе,разработанной на базе архитектуры, используюшей сокращенный набор аппаратно-реализуемых простых команд, большинство исключительных ситуаций обрабатываются без прерывания процессора и выхода на процедуры операционной системы. Это осуществляется за счет перехода в такой режим. КОГДКОМННЦЫ берутся не из устройства буферной памяти команд, а из блока постоянной памяти или из постоянного запоминающего устройства. К исключптельшям ситуациям относятся, в частности. случаи обработки разноформатных и разнотипных операндов. Информация о типе и формате хранится в разрядах тега операнда и позволяет автоматически определять алгоритм операции. Такой подход обеспечивает повышение производительности системы и удобство работы программиста, который в процессе написания и отладки программ может не заботиться о специальном контроле типов используемых операндов. Кроме того, в блоке постоянной памяти и постоянном запоминающем устройстве могут храниться часто используемые стандартные процедуры, в частности,набор библиотечных функций. В этом случае при обращении к этим процедурам не требуется их подкачка в устройство буферной памяти команд, что также повышает производительность системы. Наличие наряду с блоком постоянной памяти постоянного запоминающего устройства позволяет перенастраивать вычислительную, систему, используяОДИН И ТОТ ЖЕ процессор С РЗЗЛИЧНЫМИ ПОД системами памяти и, соответственно, различным содержимым постоянного запоминающего устройства.Сравнение заявляемого технического решения с прототипом позволило установить соответствие его критерию новизна. При изучении других известных технических решений в данной области техники признаки,отличающие заявляемые изобретения от прототипа, не были выявлены и потому они обеспечивают заявляемому техническому решению соответствие критерию изобретательский уровонь.Испытания пакетного образца показали возможность его промышленного использования.На фиг.1 представлена блок-схема вычислительной систсмгьх, на фиг.2 представлена схема процессора, на фиг.3 показан пример реализации первого блока сопряжения, на фиг.4 пример реатшзации второго блока сопряжения, 10на фиг.5 - пример реализации первого блока регистров, на фиг.б - пример реализации блока обработки целых чисел, на фиг.7 - пример реализации блока обработки вещественных чисел, на фиг.8 - пример реализации блока логической обработки, на фигд - пример реализации блока контроля, на фиг.10 - пример реализации устройства управления буферными памятями, на фиг.11 - примерреализации порта буфера команд, на фиг.1 З пример реализации блока управления буферной памятью команд, на фиг.14 - пример реализации блока управления памятью сегментов, а фиг.15 - пример реализации порта буфера данных, на фиг.1 б - пример реализации блока управления буферной памятью данных, На фиг.17 - пример реализации блока управления памятью страниц, на фиг.18 - пример реализации блока Центрального управления, на фиг.19 - пример реализации узла управления.Вычислительная система (фиг.1) содержит процессор 1, устройство 2 буферной памяти данных, устройство 3 буферной памяти команд, запоминающее устройство 4 признаков наличия информации, постоянное запоминающее устройство подпрограмм 5, устройство б управления буферными памятника, устройство 7 системной памяти.Процессор соединен магистралью 8 адресаданньтх, магистралью 9 признаков наличия информации и магистралью 10 управления с устройством 7 системной памяти и с устройством б управления буферными памятном, с которым также соединен первой адресной шиной 11 и управляющей выходной Шиной 12.Устройство 2 буфернойпамяти данных и запоминаюшее устройство 4 признаков наличия информации соединены с устройством б управления буферными памятями второй адресной шиной 13. Устройство системной памяти 7 и устройство б управления буферными памятями соединены двунаправленной шиной 14 управления.Устройство 6 управления буферными памятями соединено с устройством 3 буферной памяти команд и постоянным запоминающим устройством 5 третьей адреснойщиной 15.Процессор содержит блок 16 сопряжения,первый блок 17 регистров, второй блок 18 сопряжения, второй блок 19 регистров, блок 20 контроля, блок 21 постоянной памяти, блок 22 обработки целых чисел, блок 23 обработки вещественных чисел, блок 24 логической обработки.Первый блок 16 сопряжения имеет информационные входы-выходы 25-125-3, адресно числовой вход-выход 26, управляющий вход с