Вычислительное устройство унитарных кодов по модулю три

(51) МПК (2006) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ(71) Заявитель Белорусский государственный университет(72) Авторы Супрун Валерий Павлович Городецкий Данила Андреевич(73) Патентообладатель Белорусский государственный университет(57) Вычислительное устройство унитарных кодов по модулю три, содержащее три элемента РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, -й (1,2) вход первого из которых соединен с входом равно нулю -го операнда, а выход соединен с первым входом -го элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом равноустройства, выход равно нулю которого соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ, первый вход 9341 1 2007.06.30 которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, а второй вход соединен с выходом третьего элемента ИЛИ и вторым входом второго элемента РАВНОЗНАЧНОСТЬ, отличающееся тем, что содержит восемь элементов И, выход -го (1, 2, 3, 4) элемента из которых соединен с -м входом второго элемента ИЛИ, а выход (4)-го элемента И соединен с -м входом третьего элемента ИЛИ, причем вход равно нулю (2)-го операнда соединен с (2)-м входом первого элемента ИЛИ, вход равно единице первого операнда соединен с первыми входами первого и пятого элементов И, вход равно единице второго операнда соединен со вторым входом первого элемента И и первым входом шестого элемента И, вход равно единице третьего операнда соединен с первыми входами третьего и седьмого элементов И, вход равно единице четвертого операнда соединен со вторым входом третьего элемента И и первым входом восьмого элемента И, вход равно двум первого операнда соединен с первым входом второго элемента И и со вторым входом шестого элемента И,вход равно двум второго операнда соединен со вторыми входами второго и пятого элементов И, вход равно двум третьего операнда соединен с первым входом четвертого элемента И и со вторым входом восьмого элемента И, вход равно двум четвертого операнда соединен со вторыми входами четвертого и седьмого элементов И. Изобретение относится к области вычислительной техники и микроэлектроники и может быть использовано для построения средств аппаратурного контроля и цифровых устройств, работающих в системе остаточных классов. Известно вычислительное устройство по модулю три, которое содержит восемь элементов И, мажоритарный элемент с порогом четыре, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, восемь входов и два выхода 1. Устройство реализует операцию АВСпо модулю три. Недостатком устройства являются ограниченные функциональные возможности, поскольку устройство не реализует операцию в унитарных кодах по модулю три. Наиболее близким по функциональным возможностям и конструкции техническим решением к предлагаемому является сумматор унитарных кодов по модулю три 2. Сумматор содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода. Недостатком известного сумматора являются низкие функциональные возможности,так как он не выполняет операцию АВС( 3). Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора унитарных кодов по модулю три за счет реализации операции АВС( 3). Вычислительное устройство унитарных кодов по модулю три содержит три элемента РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, -и (1,2) вход первого из которых соединен с входом равно нулю -го операнда, а выход соединен с первым входом -го элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом равноустройства. Выход равно нулю устройства соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ,первый вход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, а второй вход соединен с выходом третьего элемента ИЛИ и вторым входом второго элемента РАВНОЗНАЧНОСТЬ. В отличие от прототипа устройство дополнительно содержит восемь элементов И, выход -го (1,2,3,4) элемента из которых соединен с -м входом второго элемента ИЛИ, а выход (4)-го элемента И соединен с -м входом третьего элемента ИЛИ, причем вход равно нулю (2)-го операнда соединен с (2)-м входом первого элемента ИЛИ. Вход равно единице первого операнда соединен с первыми входами первого и пятого элементов И. Вход равно единице второго операнда соединен со вторым входом первого элемента И и первым входом 2 9341 1 2007.06.30 шестого элемента И. Вход равно единице третьего операнда соединен с первыми входами третьего и седьмого элементов И. Вход равно единице четвертого операнда соединен со вторым входом третьего элемента И и первым входом восьмого элемента И. Вход равно двум первого операнда соединен с первым входом второго элемента И и со вторым входом шестого элемента И. Вход равно двум второго операнда соединен со вторыми входами второго и пятого элементов И. Вход равно двум третьего операнда соединен с первым входом четвертого элемента И и со вторым входом восьмого элемента И. Вход равно двум четвертого операнда соединен со вторыми входами четвертого и седьмого элементов И. Названный технический результат достигается путем использования новых логических элементов (элементов И). На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю три. Вычислительное устройство унитарных кодов по модулю три содержит три элемента ИЛИ 1, 2 и 3, восемь элементов И 411, три элемента РАВНОЗНАЧНОСТЬ 12, 13 и 14,двенадцать входов 1526 и три выхода 27, 28 и 29. Вычислительное устройство унитарных кодов по модулю три работает следующим образом. На входы 15, 19 и 23 устройства поступает унитарный код первого операнда А(а 0, а 1, а 2), на входы 16, 20 и 24 - унитарный код второго операнда В(02), на входы 17, 21 и 25 - унитарный код третьего операнда С(с 0,с 1,с 2), на входы 18, 22 и 26 унитарный код четвертого операнда(0,1,2),где 0,0,0,0,1,12,2,2,20,. При этом а 1 (1,1,1) тогда и только тогда, когда А( 3) (соответственно, В( 3), С( 3) и(3, где 0,1,2. На выходах 27, 28 и 29 устройства формируется унитарный двоичный код результата выполнения операции АВС( 3), где(0,1,2) и 0,1,20,1. Причем 1 тогда и только тогда, когда(3) и 0,1,2. Логические функции 0,1,2, реализуемые на выходах вычислительного устройства,представлены посредством таблицы. Логическая схема устройства для выполнения операции АВС( 3) в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представлениях функций 02 0(11221122)(1221221),1(0000)(11221122),2(0000)(2211221),где символомобозначена логическая операция равнозначность (или эквивалентность). Дополнительным достоинством вычислительного устройства унитарных кодов по модулю три является низкая конструктивная сложность (по числу входов логических элементов), которая равна 34. Источники информации 1. Патент 2090924 РФ 2090924, МПК 06 7/49, 1997. 2. Патент РБ 3270, МПК 06 7/49, 2000 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 5