Многовходовый сумматор

(12) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ(71) Заявитель Белорусский государственный университет(72) Авторы Авгуль Леонид Болеславович Петроченко Андрей Сергеевич Супрун Валерий Павлович(73) Патентообладатель Белорусский государственный университет(57) Многовходовый сумматор, содержащий первый мажоритарный элемент с порогом два, первый мажоритарный элемент с порогом четыре, первый мажоритарный элемент с порогом шесть и два элемента сложения по модулю два, выход первого из которых соединен с первым выходом сумматора, а -й (1,8 ) вход соединен со входом цифрового разряда -го операнда, -м входом первого мажоритарного элемента с порогом два, -м входом первого мажоритарного элемента с порогом четыре и -м входом первого мажоритарного элемента с порогом шесть, выход которого соединен с первым входом второго элемента сложения по модулю два, второй вход которого соединен с выходом первого мажоритарного элемента с порогом четыре, а третий вход соединен с выходом первого мажоритарного элемента с порогом два, отличающийся тем, что дополнительно содержит 5471 1 третий, четвертый, пятый, шестой и седьмой элементы сложения по модулю два с третьего по седьмой, пять элементов ЗАПРЕТ, два элемента ИЛИ, два элемента ИЛИ-НЕ, элемент И, второй мажоритарный элемент с порогом два, второй мажоритарный элемент с порогом четыре и второй мажоритарный элемент с порогом шесть, -й вход которого соединен со входом знакового разряда -го операнда, -м входом второго мажоритарного элемента с порогом четыре, -м входом второго мажоритарного элемента с порогом два и-м входом третьего элемента сложения по модулю два, выход которого соединен с первым входом -го (1,2) элемента ИЛИ, первым входом запрета -го элемента ЗАПРЕТ,первым входом первого элемента ИЛИ-НЕ и первым входом четвертого элемента сложения по модулю два, выход которого соединен со вторым выходом сумматора, а второй вход соединен с выходом второго элемента сложения по модулю два, вторым входом первого элемента ИЛИ и вторым входом второго элемента ИЛИ, третий вход которого соединен с выходом пятого элемента сложения по модулю два, первым входом элемента И и первым входом шестого элемента сложения по модулю два, выход которого соединен с третьим выходом сумматора, второй вход соединен с выходом первого элемента ИЛИ, а третий вход соединен со вторым входом элемента И и выходом третьего элемента ЗАПРЕТ, прямой вход которого соединен с выходом первого мажоритарного элемента с порогом два и прямым входом четвертого элемента ЗАПРЕТ, а вход запрета соединен с выходом первого мажоритарного элемента с порогом шесть, вторым входом запрета первого элемента ЗАПРЕТ, прямым входом пятого элемента ЗАПРЕТ и первым входом седьмого элемента сложения по модулю два, выход которого соединен с четвертым выходом сумматора, второй вход соединен с выходом элемента И, третий вход соединен с выходом второго элемента ИЛИ, четвертый вход соединен со вторым входом запрета второго элемента ЗАПРЕТ, входом запрета пятого элемента ЗАПРЕТ, первым входом пятого элемента сложения по модулю два и выходом второго мажоритарного элемента с порогом четыре, а пятый вход соединен с выходом первого элемента ЗАПРЕТ, прямой вход которого соединен с выходом первого мажоритарного элемента с порогом четыре и прямым входом второго элемента ЗАПРЕТ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с пятым выходом сумматора, второй вход соединен с выходом четвертого элемента ЗАПРЕТ, третий вход соединен с выходом пятого элемента ЗАПРЕТ, а четвертый вход соединен с выходом первого элемента ИЛИ-НЕ,второй вход которого соединен со входом запрета четвертого элемента ЗАПРЕТ, выходом второго мажоритарного элемента с порогом два и вторым входом пятого элемента сложения по модулю два, третий вход которого соединен с выходом второго мажоритарного элемента с порогом шесть. Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано для построения быстродействующих арифметических устройств ЭВМ и специализированных процессоров. 2 5471 1 Известно устройство для сложения четверичных цифр (устройство для сложения пяти двухразрядных двоичных чисел), содержащее два мажоритарных элемента с порогом два,два мажоритарных элемента с порогом четыре, четыре элемента сложения по модулю два,четыре элемента ЗАПРЕТ, элемент ИЛИ и элемент И 1. Недостатком устройства являются ограниченные функциональные возможности, поскольку оно не выполняет сложение чисел со знаком, представленных в дополнительном коде. Наиболее близким по конструкции и функциональным возможностям техническим решением к предлагаемому является многовходовый сумматор, содержащий мажоритарный элемент с порогом два, мажоритарный элемент с порогом четыре, мажоритарный элемент с порогом шесть и два элемента сложения по модулю два 2. Известный сумматор выполняет сложение семи одноразрядных двоичных чисел. Недостатком известного многовходового сумматора также являются ограниченные функциональные возможности, обусловленные невозможностью сложения чисел со знаком. Изобретение направлено на решение задачи расширения функциональных возможностей многовходового сумматора за счет обеспечения возможности сложения чисел со знаком, представленных в дополнительном коде. Названный технический результат достигается путем введения в состав многовходового сумматора дополнительно новых логических элементов, а также изменением связей между элементами устройства. Многовходовый сумматор содержит первый мажоритарный элемент с порогом два,первый мажоритарный элемент с порогом четыре, первый мажоритарный элемент с порогом шесть и два элемента сложения по модулю два. Выход первого элемента сложения по модулю два соединен с первым выходом сумматора, а -й (1,8 ) вход соединен с входом цифрового разряда -го операнда, -м входом первого мажоритарного элемента с порогом два, -м входом первого мажоритарного элемента с порогом четыре и -м входом первого мажоритарного элемента с порогом шесть. Выход первого мажоритарного элемента с порогом шесть соединен с первым входом второго элемента сложения по модулю два, второй вход которого соединен с выходом первого мажоритарного элемента с порогом четыре, а третий вход соединен с выходом первого мажоритарного элемента с порогом два. В отличие от прототипа, сумматор дополнительно содержит третий, четвертый, пятый, шестой и седьмой элементы сложения по модулю два, пять элементов ЗАПРЕТ, два элемента ИЛИ, два элемента ИЛИ-НЕ, элемент И, второй мажоритарный элемент с порогом два, второй мажоритарный элемент с порогом четыре и второй мажоритарный элемент с порогом шесть. При этом -й вход второго мажоритарного элемента с порогом шесть соединен с входом знакового разряда -го операнда, -м входом второго мажоритарного элемента с порогом четыре, -м входом второго мажоритарного элемента с порогом два и -м входом третьего элемента сложения по модулю два. Выход третьего элемента сложения по модулю два соединен с первым входом -го (1,2) элемента ИЛИ, первым входом запрета -го элемента ЗАПРЕТ, первым входом первого элемента ИЛИ-НЕ и первым входом четвертого элемента сложения по модулю два. Выход четвертого элемента сложения по модулю два соединен со вторым выходом сумматора, а второй вход соединен с выходом второго элемента сложения по модулю два, вторым входом первого элемента ИЛИ и вторым входом второго элемента ИЛИ. Третий вход второго элемента ИЛИ соединен с выходом пятого элемента сложения по модулю два, первым входом элемента И и первым входом шестого элемента сложения по модулю два, выход которого соединен с третьим выходом сумматора. Второй вход шестого элемента сложения по модулю два соединен с выходом первого элемента ИЛИ, третий вход соединен со вторым входом элемента И и выходом третьего элемента ЗАПРЕТ, прямой вход которого соединен с выходом первого мажоритарного элемента с порогом два и прямым входом четвертого 3 5471 1 элемента ЗАПРЕТ. Вход запрета четвертого элемента ЗАПРЕТ соединен с выходом первого мажоритарного элемента с порогом шесть, вторым входом запрета первого элемента ЗАПРЕТ, прямым входом пятого элемента ЗАПРЕТ и первым входом седьмого элемента сложения по модулю два, выход которого соединен с четвертым выходом сумматора. Второй вход седьмого элемента сложения по модулю два соединен с выходом элемента И,третий вход соединен с выходом второго элемента ИЛИ, четвертый вход соединен со вторым входом запрета второго элемента ЗАПРЕТ, входом запрета пятого элемента ЗАПРЕТ,первым входом пятого элемента сложения по модулю два и выходом второго мажоритарного элемента с порогом четыре, пятый вход соединен с выходом первого элемента ЗАПРЕТ. Прямой вход первого элемента ЗАПРЕТ соединен с выходом первого мажоритарного элемента с порогом четыре и прямым входом второго элемента ЗАПРЕТ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ. Выход второго элемента ИЛИ-НЕ соединен с пятым выходом сумматора, а второй вход соединен с выходом четвертого элемента ЗАПРЕТ, третий вход соединен с выходом пятого элемента ЗАПРЕТ, четвертый вход соединен с выходом первого элемента ИЛИ-НЕ. Второй вход первого элемента ИЛИНЕ соединен с входом запрета четвертого элемента ЗАПРЕТ, выходом второго мажоритарного элемента с порогом два и вторым входом пятого элемента сложения по модулю два, третий вход которого соединен с выходом второго мажоритарного элемента с порогом шесть. На фиг. 1 представлена схема многовходового сумматора. Многовходовый сумматор содержит семь элементов сложения по модулю два 1-7, два мажоритарных элемента с порогом два 8 и 9, два мажоритарных элемента с порогом четыре 10 и 11, два мажоритарных элемента с порогом шесть 12 и 13, пять элементов ЗАПРЕТ 14-18, два элемента ИЛИ 19 и 20, один элемент И 21, два элемента ИЛИ-НЕ 22 и 23,семь входов знаковых разрядов операндов 24-30, семь входов цифровых разрядов операндов 31-37, пять выходов результата 38-42. Поясним принцип работы многовходового сумматора. Сумматор выполняет сложение семи одноразрядных двоичных чисел со знаком, представленных в дополнительном коде 7 где х 10,1 - знаковые,20,1 - цифровые разряды суммируемых чисел-2 х 12,1,7 . Очевидно, что -14,-13-1,0,16,7. На выходах сумматора формируется пятиразрядный двоичный код (4,3,2,1,0), соответствующий представлению суммы (1) в дополнительном коде где 40,1 - знаковый разряд суммы 3,2,1,00,1 - цифровые разряды суммы. Многовходовый сумматор работает следующим образом. На входы 24-30 подаются знаковые разряды х 11-х 71 (в произвольном порядке), на входы 31-37 - цифровые разряды х 12-х 72 (в произвольном порядке) суммируемых операндов-2 х12,1,7 , представленных в дополнительном коде. На выходах 38, 39, 40, 41 и 42 формируются двоичные сигналы 0,1,2,3 и 4 соответственно, которые образуют дополнительный код (2) суммы . Работа многовходового сумматора поясняется таблицей (фиг. 2). Схема сумматора (фиг. 1) построена в соответствии со следующими соотношениями 4,- функции, реализуемые мажоритарными элементами с порогами , которые определяются следующим образом (2, 4, 6) 1, если 112171(11, 21, , 71)0, если 112171(12, 22, , 72)1, если 1222720, если 122272. Достоинствами многовходового сумматора являются простая конструкция, высокое быстродействие и широкая область применения. Источники информации 1.2629 1, 1999. 2. А.с. СССР 1592846, 1990. Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20.