Адаптивный дельта-кодер

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ ВЕДОМСТВО РЕСПУБЛИКИ БЕЛАРУСЬАдаптивный дельта-колер, содержащий компаратор, первый вход которого является информационным входом дельтачкодера, выход компаратора соединен с гшформационт-гьгм вхо дом регистра сдвша, тактовый вход которою является тактовым входом дельта-кодера, выход первою разряда регистра сдвига подключен к первому входу детектора пачек одноименных сшигволов и является выходом дедшта-Кодера, выходы второго -шго разрядов регистра сдвига (ш число одношленньш символов в пагпсе) Соединены с соответствующими входами детектора пачек одношиеъптьхх стволов, детектор максимальной ветшъпшы, группу ключей, выходы которых соединены с сооггветствующиьш входами интегратора, выход которою подкшочен ко второму входу компаратора, отличающийся тем. что в нею введешя цифровой сумматор, буферный регистр, грушта элементов НЕ, Источник логической едвгницы, элемент задержки и элемент НЕ, вход которого подключен к выходу первого разряда регистра сдвига, выход элемента НЕ соединен с гднформационньшш входами всех ключей группы, вход элемента задержки подключен к тактовому входу дельта-кодера,выход элемента задержки соединен с тактовым входом буферного регистра, выходы младших(73) Патентообладатель Центральный науч но-Исследовательский институт связиразрядов которого (1 - положительное целое число) подключены ко входам младших разрядов первой группы входов цифрового сумматора. выходы К старших разрядов буферного регистра (К - положительное Целое тшсло. К 1- разрядность буферного регистра) соединены со входами К старших разрядов первой группы входов цифрового сумматора, управляющими входами соответствующих ключей группы, 3 ВТ 1181 С 1 4входами детектора максимальной вегшсшъш и входами элементов НЕ группы, выходы которых подключены ко входам К младших разрядов второй группы входов цифрового сумматора, выход детектора максимальной величины соединен с(ш 1)-м входом детектора пачек одноименных символов, выход которого подключен ко входам К-1 старших разрядов второй группы входов цифрового сумматора, вход переноса и входы остальных разрядов второй группы входов которо го подключены к выходу источника логической единицы, выходы цифрового сумматора соединены с одного/генными информационными входами буферного регистра.- ЩИЙ компаратор, ПОДСОСДИНСННЬГЙ ПВрВЫМ ВХО дом к информационному входу дельта-колера и соединенный вторым входом через интегратор с амплитудно-импульсным модулятором, к первому входу которого подключен формирователь дельта-кода.Недостаток известною адаптивного делътакодера состоит в том, что он не позволяет обеспечить широкий динамический диапазон.Известен также адаптивный дельта-кодер,содержащий компаратор, первый вход которого является информационным входом дельта-кодера, выход компаратора соединен с информационным входом регистра сдвига, тактовый вход является тактовым входом дельта-кодера,выход первого разряда регистра сдвига подключен к первому входу детектора пачек одноименных символов и является выходом дельта-колера, выходы второго ш-го разрядов регистра сдвига (ш - число одноименных символов в пачке) соединены с соответствующими входами детектора пачек одноименных символов, детектор максимальной величины, группу ключей, выходы которых соединены с соответствующими входами интегратора, выход которого подключен к второму входу компаратора.Недостаток подобного адаптивного дельтакодера состоит в том, что он не позволяет обеспечить высокую помехозащищенность.Целью настоящего изобретения является повышение помехозащищенности адаптивного дельта-кодера.С этой целью в адаптивный делЬта-кодер,содержащий компаратор, первый вход которого является информационным входом дельта-кодера, выход компаратора соединен с информационным входом регистра сдвига, тактовый вход которого является тактовым входом дельта-кодера, выход первого разряда регистра сдвига подключен к первому входу детектора пачек одноименных символов и является выходом дельта-кодера, выходы второго - ш-го разрядов регистра сдвига (ш - число одноименных символов в пачке) соединены с соответст вующими входами детектора пачек одноименных символов, детектор максимальной величины, группу ключей, выходы которых соединены с соответствующими входами интегратора, выход которого подключен к второму входу компараторы-введены цифровой сумматор, буферный регистр, группа элементов НЕ, источник логической единицы, элемент задержки и элемент НЕ, выход которого подключен к входу первого разряда регистра сдвига, выход элемента НЕ соединен с информационными входами всех ключей группы,вход элемента задержки подключен к тактовому входу делЬта-кодера, выход элемента задержки соединен с тактовым входом буферного регистра, выходы 1 младших разрядов которого(Ъположительное целое число) подключены к входам 1 младших разрядов первой группы цифрового сумматора, выходы 1 старших разрядов буферного регистра (К - положительное Целое число, 11 - разрядность буферного регистра) соединены с входами 1 старших разрядов первой группы входов цифрового сумматора, управляющими входами соответствующих ключей группы, входами детектора максимальной величины и входами элементов НЕ группы, выходы которых подключены к входам К младших разрядов второй группы входов цифрового сумматора, выход детектора максимальной величины соединен с (ш 1)-м входом детектора пачек одноименных символов, выход которого подключен к входам (к 1)-х старших разрядов второй группы входов цифрового сумматора, вход переноса и входы остальных разрядов второй группы входов которого подключены к выходу источника логической единицы, выходы цифрового сумматора соединены с одноименными информационными входами буферного регистра.На чертеже изображена схема предлагаемого адаптивного дегсьта-кодера.Адаптивный дельта-колер содержит компаратор 1, выход которого соединен с информационным входом ретистра 2 сдвига, детектор З пачек одноименных символов, выполненный в виде детектора четырех (или трех) следующих подряд одноименных посылок, детектор 4 мак 5 ВУ 1181 С 1 всимальной величины, являющийся фиксатором величины максимального шага квантования,группу ключей 5, выходы которых соединены с соответствующими входами интегратора 6. Первый вход компаратора 1 является информационным входом 7 адаптивного дельта-кодера, а тактовый вход регистра 2 сдвига является тактовым входом 8 адаптивного дельта-кодера. Выход первого разряда регистра 2 сдвига подключен к первому входу детектора 3 пачек одноименных символов и является выходом 9 адаптивного дельта-кодера. Выходы второго - ш-го разрядов регистра 2 сдвига соединены с соответствующими входами детектора 3 пачек одноименных символов (ш-число одноименных символов в пачке). ВЫХОД ИНТЕГратора 6 подключен к второму входу компаратора 1. При этом интегратор 6 выполнен в виде резисторов 10 и интегрирующего элемента 11. Первые выводы резисторов 10 совпадают с входами интегратора 6. Вторые выводы резисторов 10 соединены с входом интегрирующего элемента 11, выход которого совпадает с выходом интегратора 6.Адаптивный дельта-колер содержит также цифровой сумматор 12, буферный регистр 13,группу элементов НЕ 14, источник 16 логической единицы, элемент 16 задержки и элемент НЕ 17, выход которого подкшочен к выходу первого разряда регистра 2 сдвига. Выход элемента НЕ 17 соединен с информационными входами всех ключей 5 группы. Вход элемента 16 задержки подключен к тактовому входу 8 адаптивного делЬта-кодера. Выход элемента 16 задержки соединен с тактовым входом буферного регистра 13. Выходы 1 младших разрядов буферного регистра 13 подключены к входам 1 младших разрядов первой группы входов цифрового сумматора (1-положителъное целое число). Выходы к старших разрядов буферного регистра 13 соединены с входами к старших разрядов первой группы входов цифрового сумматора 12 (к-положительное целое число,а 11 - разрядность буферного регистра 13). Выходы к старших разрядов буферного регистра 13 соединены также с управляющими входами соответствующих ключей 5 группы, с входами детектора 4 максимальной величины и с входами элементов НЕ 14 группы. Выходы элементов НЕ 14 группы подключены к входам к младших разрядов второй группы входов цифрового сумматора 12. Выход детектора 4 максимальной величины соединен с (ш 1)-м входом детектора 3 пачек одноименных символов, выход которого подключен к входам(к-Ю-х старших разрядов второй группы входов цифрового сумматора 12. Вход переноса и входы остальных разрядов второй группы входов цифрового сумматора 12 подключены к выходу источника 15 логической единицы.Выходы цифрового сумматора 12 соединены с Одноименнымгт информационными входами буферного регистра 13.Работа предложенного адаптивного дельтакодера происходит следующим образом.На первый вход компаратора 1 подается входной аналоговый сигнал тональной частоты, например, речевой сигнал, а на второй вход - аппроксимирующий сигнал с выхода интегратора 6. Компаратор 1 сравнивает эти сигналы и на его выходе в зависимости от знака разности образуется либо уровень логической единицы, либо уровень логического нуля. С выхода компаратора 1 сигнал поступает на информационный вход регистра 2 сдвига,на тактовый вход которого с тактового входа 8 адаптивного дельта-колера поступает сигнал дискретизации с частотой 32 кбит/ с. С выхода первого разряда регистра 2 сдвига сиптал, нормированный по времени, подается на выход 9 адаптивного дельта-колера и на детектор З пачек одноименных символов, на которьпй поступают также сигналы с выходов (ш-1)-х разрядов регистра 2 сдвига. Сигнал детектора З пачек одноименных символов определяет веШчину приращения шага квантовашш. Если пачка следующих подряд одноименных посылок отсутствуют, то нет приращения шага. Если пачки следующих подряд одноименных посылок появляются, то в соответствии с выбранным алгоритмом приращение шага составляет удвоенную величину минимального шага квантования на каждом тактовом интервале.С выхода детектора 3 пачек одноименных символов сигнал подается на входы (к-Ю-х старших разрядов второй группы входов цифрового сумматора 12. На входы к старших разрядов первой группы входов цифрового сумматора 12 подаются сигналы с выходов к старших разрядов буферного регистра 13. С выходов к старших разрядов буферного рептстра 13 сигналы поступают также через элементы НЕ 14 группы на входы к младших разрядов второй группы входов цифрового сумматора 12. На входы 1 младших разрядов первой группы входов цифрового сумматора 13 поступают сигналы с выходов 1 младших разрядов буферного регистра 13. При этом на входы остальных разрядов второй группы входов и вход переноса Цифрового сумматора 12 подается уровень логической единицы с источника 15 логической единицы. На тактовый вход буферного регистра 13 с элемента 16 задержки подается сшиал сштхронизации с частотой 32 кГц, сдвиггутьпй на 2 мкс относительно сшнала синхронизации, поступающего с тактового входа 8 адаптивного дельта-колера.С части (к-1) выходов старших разрядов буферного регистра 13 сигналы поступают также на детектор 4 максимальной величины, воз 7 ВУ 1181 С 1 здействующий на детектор 3 пачек одноименных символов. При этом детектор 4 максимальной величины запрещает детектору 3 пачек одноименных символов выдавать сигнал о наличии пачек однотонных символов, что обеспечивает фиксацию максимального шага квантования. В противном случае при увеличении уровня сигнала на входе 7 адаптивного дельта-колера сигнал с выхода детектора З пачек одноименных символов перебросит уровеньстарших разрядов буферного регистра 13 из логической единицы в логический ноль. При этом шаг квантования становится минимальным, что может привести к нарушению работы адаптивного дельта-колера.С выхода первого разряда регистра 2 сдвига сигнал подается кроме того через элемент НЕ 17 на информационные входы ключей 5, воздействующих через интегратор 6 на компара 10 тор 1.Государственное патентное ведомство Республики Беларусь.