Устройство для сложения чисел в последовательно-параллельном коде

(51)06 7/50 НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ЧИСЕЛ В ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОМ КОДЕ(71) Заявитель Белорусский государственный университет(72) Авторы Авгуль Леонид Болеславович Булаш Юрий Леонидович Петроченко Андрей Сергеевич Супрун Валерий Павлович(73) Патентообладатель Белорусский государственный университет(56) Белоус А.И. и др. Микропроцессорный комплект БИС серии К 1815 для цифровой обработки сигналов. - М. Радио и связь, 1992. - С. 119.0020185 1, 1983.3636334 , 1972.(57) Устройство для сложения чисел в последовательно-параллельном коде, содержащее два синхронных двухступенчатых -триггера, входы синхронизации которых соединены с входом синхронизации устройства, входы установки в ноль соединены с входом начальной установки устройства, отличающееся тем, что содержит блок суммирования, содержащий три мажоритарных элемента с порогом два, два мажоритарных элемента с порогом четыре, десять элементов И, пять элементов ЗАПРЕТ, элемент ИЛИ и шесть элементов 7361 1 2005.09.30 сложение по модулю два, -й (1,24) вход первого из которых соединен с входом младшего разряда -го операнда, -м входом первого мажоритарного элемента с порогом два и -м входом первого мажоритарного элемента с порогом четыре, выход которого соединен с первым входом четвертого и первым входом пятого элемента сложение по модулю два, с первым инверсным входом первого, первым прямым входом второго, первым инверсным входом третьего и первым инверсным входом пятого элемента ЗАПРЕТ, с первым входом второго, первым входом пятого, первым входом шестого и первым входом девятого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом десятого элемента И, первый вход которого соединен с вторым входом четвертого элемента сложение по модулю два, с выходом первого мажоритарного элемента с порогом два, с первым входом седьмого и первым входом восьмого элемента И, с первым прямым входом первого, первым прямым входом третьего и первым прямым входом пятого элемента ЗАПРЕТ, выход которого соединен с первым входом шестого элемента сложение по модулю два, выход которого соединен с информационным входом первого -триггера, прямой выход которого соединен с пятым входом первого элемента сложение по модулю два, с пятым входом первого мажоритарного элемента с порогом два и с пятым входом первого мажоритарного элемента с порогом четыре, вход среднего разряда -го операнда соединен с -м входом второго элемента сложение по модулю два, -м входом второго мажоритарного элемента с порогом два и -м входом второго мажоритарного элемента с порогом четыре, выход второго элемента сложение по модулю два соединен с третьим входом четвертого элемента сложение по модулю два, с вторым прямым входом третьего и вторым прямым входом пятого элемента ЗАПРЕТ, с вторым входом седьмого, вторым входом восьмого, вторым входом десятого элемента И,а также со вторым прямым входом первого элемента ЗАПРЕТ, выход которого соединен с пятым входом пятого элемента сложение по модулю два, выход седьмого элемента И соединен с четвертым входом элемента ИЛИ, пятый вход которого соединен с выходом пятого элемента И, второй вход которого соединен с вторым входом пятого элемента сложение по модулю два, с вторым прямым входом второго, третьим прямым входом третьего и первым прямым входом четвертого элемента ЗАПРЕТ, с выходом второго мажоритарного элемента с порогом два, с первым входом третьего и третьим входом восьмого элемента И, выход третьего элемента И соединен с шестым входом элемента ИЛИ,седьмой вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с третьим входом пятого элемента сложение по модулю два, с первым инверсным входом второго, вторым инверсным входом третьего и первым инверсным входом четвертого элемента ЗАПРЕТ, с вторым входом шестого элемента сложение по модулю два, с выходом второго мажоритарного элемента с порогом четыре, с вторым входом девятого и третьим входом десятого элемента И, вход старшего разряда -го операнда соединен с -м входом третьего элемента сложение по модулю два, с -м входом третьего мажоритарного элемента с порогом два и -м входом первого элемента И, выход третьего элемента сложение по модулю два соединен с четвертым входом пятого элемента сложение по модулю два, со вторым входом второго, вторым входом третьего, вторым входом шестого, третьим входом седьмого, третьим входом девятого и четвертым входом десятого элемента И, со вторым прямым входом четвертого и третьим прямым входом пятого элемента ЗАПРЕТ, выход четвертого элемента ЗАПРЕТ соединен с третьим входом шестого элемента сложение по модулю два, четвертый вход которого соединен с выходом третьего мажоритарного элемента с порогом два, третьим входом третьего, вторым входом четвертого, третьим входом пятого, третьим входом шестого, четвертым входом седьмого и четвертым входом восьмого элемента И, выход которого соединен с третьим входом элемента ИЛИ, выход первого элемента И соединен с пятым входом шестого элемента сложение по модулю два и восьмым входом элемента ИЛИ, выход которого соединен с информационным входом второго -триггера, прямой выход которого соединен с 2 7361 1 2005.09.30 пятым входом второго элемента сложение по модулю два, с пятым входом второго мажоритарного элемента с порогом два и с пятым входом второго мажоритарного элемента с порогом четыре, выход второго и третьего элементов ЗАПРЕТ соединены соответственно с шестым и седьмым входами шестого элемента сложение по модулю два, выход второго и шестого элементов И соединены соответственно с восьмым входом шестого элемента сложение по модулю два и девятым входом элемента ИЛИ, выход первого, четвертого и пятого элемента сложение по модулю два является соответственно первым, вторым и третьим выходом устройства. Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано для построения арифметических устройств ЭВМ и специализированных процессоров. Известно устройство для сложения четырех двоичных чисел в последовательном коде,содержащее три одноразрядных двоичных сумматора и два триггера 1. Недостатком устройства, является ограниченные функциональные возможности, поскольку оно не обеспечивает одновременное сложение более четырех операндов. Наиболее близким по функциональным возможностям и конструкции техническим решением к предлагаемому является конвейерное устройство для сложениядвоичных чисел в последовательно-параллельном коде, содержащее при 4 три конвейерных сумматора, каждый из которых включает в себя два комбинационных одноразрядных двоичных сумматора и пять триггеров 2. Недостатками известного устройства для сложения чисел в последовательнопараллельном коде являются высокая конструктивная сложность, а также наличие задержки в выдаче результата сложения (латентность), обусловленной конвейерной структурой устройства. Изобретение направлено на решение задачи упрощения конструкции устройства для сложения чисел в последовательно-параллельном коде и устранения латентности. Названный технический результат достигается путем использования блока суммирования, а также изменением межсоединений в схеме устройства. Устройство для сложения чисел в последовательно-параллельном коде содержит два синхронных двухступенчатых -триггера, входы синхронизации которых соединены с входом синхронизации устройства, входы установки в ноль соединены с входом начальной установки устройства. В отличие от прототипа, устройство содержит блок суммирования, который содержит три мажоритарных элемента с порогом два, два мажоритарных элемента с порогом четыре, десять элементов И, пять элементов ЗАПРЕТ, элемент ИЛИ и шесть элементов сложение по модулю два. При этом -й (1,24) вход первого элемента сложения по модулю два соединен с входом младшего разряда 1-го операнда, -м входом первого мажоритарного элемента с порогом два и -м входом первого мажоритарного элемента с порогом четыре. Выход первого мажоритарного элемента с порогом четыре соединен с первым входом четвертого и первым входом пятого элемента сложение по модулю два, первым инверсным входом первого, первым прямым входом второго, первым инверсным входом третьего и первым инверсным входом пятого элемента ЗАПРЕТ, первым входом второго,первым входом пятого, первым входом шестого и первым входом девятого элементов И. Выход девятого элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом десятого элемента И. Первый вход десятого элемента И соединен со вторым входом четвертого элемента сложение по модулю два, выходом первого мажоритарного элемента с порогом два, первым входом седьмого и первым входом восьмого элементов И, первым прямым входом первого, первым прямым входом третьего и первым прямым входом пятого элементов ЗАПРЕТ. Выход пятого элемента ЗАПРЕТ со 3 7361 1 2005.09.30 единен с первым входом шестого элемента сложения по модулю два, выход которого соединен с информационным входом первого -триггера. Прямой выход первого триггера соединен с пятым входом первого элемента сложения по модулю два, пятым входом первого мажоритарного элемента с порогом два и пятым входом первого мажоритарного элемента с порогом четыре. При этом вход среднего разряда -го операнда соединен с -м входом второго элемента сложения по модулю два, -м входом второго мажоритарного элемента с порогом два и -м входом второго мажоритарного элемента с порогом четыре. Выход второго элемента сложения по модулю два соединен с третьим входом четвертого элемента сложения по модулю два, вторым прямым входом третьего и вторым прямым входом пятого элементов ЗАПРЕТ, вторым входом седьмого, вторым входом восьмого, вторым входом десятого элементов И и вторым прямым входом первого элемента ЗАПРЕТ. Выход первого элемента ЗАПРЕТ соединен с пятым входом пятого элемента сложения по модулю два. Выход седьмого элемента И соединен с четвертым входом элемента ИЛИ, пятый вход которого соединен с выходом пятого элемента И. Второй вход пятого элемента И соединен с вторым входом пятого элемента сложения по модулю два, вторым прямым входом второго, третьим прямым входом третьего и первым прямым входом четвертого элементов ЗАПРЕТ, выходом второго мажоритарного элемента с порогом два, первым входом третьего и третьим входом восьмого элементов И. Выход третьего элемента И соединен с шестым входом элемента ИЛИ, седьмой вход которого соединен с выходом четвертого элемента И. Первый вход четвертого элемента И соединен с третьим входом пятого элемента сложения по модулю два, первым инверсным входом второго, вторым инверсным входом третьего и первым инверсным входом четвертого элементов ЗАПРЕТ, вторым входом шестого элемента сложения по модулю два, выходом второго мажоритарного элемента с порогом четыре, вторым входом девятого и третьим входом десятого элементов И. При этом вход старшего разряда -го операнда соединен с -м входом третьего элемента сложения по модулю два, -м входом третьего мажоритарного элемента с порогом два и -м входом первого элемента И. Выход третьего элемента сложения по модулю два соединен с четвертым входом пятого элемента сложения по модулю два, вторым входом второго, вторым входом третьего, вторым входом шестого, третьим входом седьмого, третьим входом девятого и четвертым входом десятого элементов И, вторым прямым входом четвертого и третьим прямым входом пятого элементов ЗАПРЕТ. Выход четвертого элемента ЗАПРЕТ соединен с третьим входом шестого элемента сложения по модулю два. Четвертый вход шестого элемента сложения по модулю два соединен с выходом третьего мажоритарного элемента с порогом два,третьим входом третьего, вторым входом четвертого, третьим входом пятого, третьим входом шестого, четвертым входом седьмого и четвертым входом восьмого элементов И. Выход восьмого элемента И соединен с третьим входом элемента ИЛИ. Выход первого элемента И соединен с пятым входом шестого элемента сложения по модулю два и восьмым входом элемента ИЛИ. Выход элемента ИЛИ соединен с информационным входом второго -триггера, прямой выход которого соединен с пятым входом второго элемента сложения по модулю два, пятым входом второго мажоритарного элемента с порогом два и пятым входом второго мажоритарного элемента с порогом четыре. Выходы второго и третьего элементов ЗАПРЕТ соединены соответственно с шестым и седьмым входами шестого элемента сложения по модулю два. Выходы второго и шестого элементов И соединены соответственно с восьмым входом шестого элемента сложения по модулю два и девятым входом элемента ИЛИ. Выходы первого, четвертого и пятого элементов сложения по модулю два является соответственно первым, вторым и третьим выходами устройства. На фиг. 1 представлена схема предлагаемого устройства для сложения чисел в последовательно-параллельном коде, на фиг. 2 - функциональная схема блока суммирования,входящего в состав предлагаемого устройства. 4 7361 1 2005.09.30 Устройство для сложения чисел в последовательно-параллельном коде (фиг. 1) содержит блок суммирования 1, два синхронных двухступенчатых -триггера 2 и 3, четыре входа 4-7 младших разрядов операндов, четыре входа 8-11 средних разрядов операндов,четыре входа 12-15 старших разрядов операндов, вход синхронизации 16, вход начальной установки 17, выход 18 младшего разряда суммы, выход 19 среднего разряда суммы и выход 20 старшего разряда суммы. Блок суммирования (фиг. 2), входящий в состав устройства, содержит шесть элементов сложения по модулю два 21-26, три мажоритарных элемента с порогом два 27-29, два мажоритарных элемента с порогом четыре 30 и 31, десять элементов И 32-41, пять элементов ЗАПРЕТ 42-46, элемент ИЛИ 47, пять входов младших разрядов 4-7 и 48, пять входов средних разрядов 8-11 и 49, четыре входа старших разрядов 12-15 и пять выходов 18, 19, 20, 50 и 51. При этом входы 4-7, 8-11 и 12-15 блока суммирования являются соответственно входами младших, средних и старших разрядов устройства, а входы 48 и 49 блока суммирования соединены соответственно с прямыми выходами триггеров 1 и 2. Выходы 18, 19 и 20 блока суммирования являются выходами устройства, а выходы 50 и 51 соединены соответственно с информационными входами (-входами) триггеров 1 и 2. Блок суммирования выполняет взвешенное сложение трех кортежей двоичных переменных (х 1,2,3,х 4), (х 5,6,7,8,9) и (10,11,12,13,14) С 4(х 1 х 2 х 3 х 4)2(х 5 х 6 х 7 х 8 х 9)1011121314,где 1-4 - двоичные переменные, подаваемые (в произвольном порядке) на входы 12-15 старших разрядов блока суммирования х 5-х 9 - двоичные переменные, подаваемые на входы средних разрядов (в произвольном порядке) блока суммирования 8-11 и 49 х 10-х 14 - двоичные переменные, подаваемые на входы младших разрядов (в произвольном порядке) блока суммирования 4-7 и 48. На выходах 18, 19, 20, 50 и 51 блока суммирования формируются соответственно двоичные сигналы с 0, 1, 2, 3 и 4, составляющие двоичное представление суммы С 16 с 48 с 34 с 221 с 0. Функциональная схема блока суммирования (фиг. 2) построена согласно следующим соотношениям с 00 2 4 11 М 0 М 0 1, если 120, если 12, где 0,1,1, . Устройство выполняет сложение четырех -разрядных двоичных чисел 02 х 1422-1-11,4 , подаваемых младшими разрядами вперед по три разряда одновременно 4 где 0,1 - двоичные разряды суммы ,0,1 . Отметим, что при сложении четырех -разрядных двоичных чисел сумма будет иметь длину 2 бита. Без потери общности полагаем, что разрядностьсуммируемых чиселкратна, трем,т.е.3 р, где р 2, 3, 4, Преобразуем выражение (1) к виду 4 где 20. На входы устройства числапоступают в последовательно-параллельном коде по три разряда (х 3 х 31 32,) одновременно (начиная с младших разрядов 0, х 1, и 2). Результат сложения также формируется в последовательно-параллельном коде по три разряда (3, 31, 32),0, , одновременно за каждый такт сложения (начиная с младших разрядов 0, 1 и 2). Устройство работает следующим образом. На вход начальной установки 17 подается импульс, обнуляющий триггеры 2 и 3. В сопровождении серии из р/3 тактовых импульсов, поступающих на вход синхронизации 16, на входы 4-7, 8-11 и 12-15 последовательно подаются р векторов разрядов суммируемых чисел. При этом на входы 4-7 подаются разряды (х 01,02,х 03,х 04), (х 31,32,х 33,х 34)(-3,1,-3,2,-3,3,-3,4) на входы 8-11 разряды (х 11,12,13,14), (41,42,43,44)(-2,1,-2,2,-2,3, -2,4) и на входы 12-15-разряды(х 21,22,23,24), (х 51,52,53,54)(-1,1,-1,2,-1,3,-1,4).выходах устройства 18, 19 и 20 также последовательно формируются соответственно векторы разрядов суммы (0,3-3),(1,4-2) и (2,5-1). Таким образом, на -м такте на выходе 18 устройства формируется разряд суммы 3-3,на выходе 19 - разряд 3-2 и на выходе 20 - разряд 3-1, (1 р). После этого подача сигналов на входы 4-15 блокируется, а на вход синхронизации 16 подается дополнительно тактовый импульс, который обеспечивает формирование двух старших разрядов суммыи 1. При этомформируется на выходе 18, 1 - на выходе 19. На выходе 20 в (р 1)-м такте будет сигнал логического нуля, поскольку 10. После прихода (р 1)-го тактового импульса устройство готово к выполнению сложения очередных четырех чисел без предварительного обнуления триггеров 2 и 3. Работа устройства иллюстрируется временными диаграммами (фиг. 3), которые соответствуют сложению четырех девятиразрядных чисел Х 1111111111 2101110011 3100001111 4110011101. Достоинствами устройства являются широкие функциональные возможности, простая конструкция, высокое быстродействие и отсутствие латентности при формировании результата. 6 1. А.с. СССР 1783516, МПК 06 7/50, 1992. 2. Белоус А.И., Подрубный О.В., Журба В.М. Микропроцессорный комплект БИС серии К 1815 для цифровой обработки сигналов Справочник / Под ред. А.И. Сухопарова. . Радио и связь, 1992. - С. 119, рис. 2.41 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20.