Устройство вычисления величины задержки последовательности квадратичных вычетов

(12) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ УСТРОЙСТВО ВЫЧИСЛЕНИЯ ВЕЛИЧИНЫ ЗАДЕРЖКИ ПОСЛЕДОВАТЕЛЬНОСТИ КВАДРАТИЧНЫХ ВЫЧЕТОВ(71) Заявитель Учреждение образования Полоцкий государственный университет(72) Авторы Басалай Роман Николаевич Мальцев Сергей Васильевич(73) Патентообладатель Учреждение образования Полоцкий государственный университет(57) Устройство вычисления величины задержки последовательности квадратичных вычетов, включающее последовательно-параллельный регистр сдвига, вход которого является информационным входом устройства, и последовательно соединенные блок сравнения,логический и счетный блоки, отличающееся тем, что оно дополнительно содержит постоянное запоминающее устройство, блок управления, последовательно-параллельный регистр циклического сдвига влево и вычислительный блок, причем вход устройства соединен с одним входом вычислительного блока, другой вход которого соединен с одним из выходов постоянного запоминающего устройства, другие выходы которого соединены со входом блока сравнения и со входом последовательно-параллельного регистра циклического сдвига влево, выходы которого соединены со входами логического блока, выход блока управления соединен со входом последовательно-параллельного регистра сдвига,входом счетного блока и входом последовательно-параллельного регистра циклического сдвига влево, выходы счетного блока соединены со входами вычислительного блока, один выход которого соединен со входом блока управления, а другой является выходом устройства.(56) 1. Пестряков В.Б., Афанасьев В.П., Гурвич В.Л. и др. Шумоподобные сигналы в системах передачи информации / Под ред. В.Б. Пестрякова. - . Сов. радио, 1973. - С. 154-155. 2. Жодзишский М.И., Мазепа Р.Б., Овсянников Е.П. и др. Цифровые радиоприемные системы Справочник / Под ред. М.И. Жодзишского. - . Радио и связь, 1990. - С. 185-186(прототип). Устройство относится к области вычислительной техники и может быть использовано в приборах и системах, в которых осуществляется синхронизация и вычисление величины задержки последовательностей квадратичных вычетов, в системах связи с кодовым разделением каналов, использующих последовательности квадратичных вычетов. Известно устройство 1 многоканального поиска, которое позволяет определять величину задержки шумоподобных сигналов, к которым относятся и последовательности квадратичных вычетов. Данное устройство содержит в своем составе р корреляторов, генератор р копий сигнала с различными величинами сдвигов, схему отбора по максимуму и устройство сравнения с порогом. Недостатком данного устройства является сложность конструкции, т.к. для вычисления величины задержки принимаемой последовательности длиной р отсчетов необходимо наличие р устройств вычисления корреляции, а также генератор р копий сигнала с различными величинами сдвигов, что при больших значениях р технически сложно реализуемо. Наиболее близким по технической сущности является устройство вычисления величины задержки последовательности квадратичных вычетов 2, включающее последовательно-параллельный регистр сдвига, вход которого является информационным входом устройства, и последовательно соединенные блок сравнения, -триггер, логический и счетный блоки. Недостатком этого устройства является то, что для вычисления величины задержки входной последовательности производится сравнение только части ее разрядов с эталонным значением в многовходовой схеме И, поэтому появление хотя бы одной ошибки в принятой последовательности приводит к невозможности получения информации о величине задержки. Следовательно, для вычисления величины задержки может потребоваться прием в среднем еще р/2 отсчетов последовательности. Задачей полезной модели является сокращение времени вычисления величины задержки последовательности квадратичных вычетов и повышение вероятности правильного вычисления величины задержки при возникновении ошибок в принятом сигнале по сравнению с прототипом. Поставленная задача решается за счет того, что устройство вычисления величины задержки последовательности квадратичных вычетов, включающее последовательнопараллельный регистр сдвига, вход которого является информационным входом устройства, и последовательно соединенные блок сравнения, логический и счетный блоки, в отличие от прототипа, дополнительно содержит постоянное запоминающее устройство,блок управления, последовательно-параллельный регистр циклического сдвига влево и вычислительный блок, причем вход устройства соединен с одним входом вычислительного блока, другой вход которого соединен с одним из выходов постоянного запоминающего устройства, другие выходы которого соединены со входом блока сравнения и со входом последовательно-параллельного регистра циклического сдвига влево, выходы которого соединены со входами логического блока, выход блока управления соединен со входом последовательно-параллельного регистра сдвига, входом счетного блока и входом последовательно-параллельного регистра циклического сдвига влево, выходы счетного блока соединены со входами вычислительного блока, один выход которого соединен со входом блока управления, а другой является выходом устройства. 2 22812005.12.30 Сокращение времени вычисления величины задержки последовательности квадратичных вычетов обусловлено тем, что конструкция предлагаемого устройства позволяет использовать для вычисления величины задержки метод дихотомии применительно к последовательностям квадратичных вычетов, который дает значительный выигрыш по сравнению с методом последовательного определения (поиска) задержки сигнала, используемым в прототипе. Например, при последовательном поиске в среднем требуется р/2 попыток вычисления величины задержки, что часто приводит к недопустимым временным затратам. При использовании метода дихотомии, т.е. делении области неопределенности на две части при каждом шаге поиска, число шагов сокращается до величины порядка 2, что в большинстве случаев является приемлемым. Повышение вероятности правильного вычисления величины задержки при возникновении ошибок в принятом сигнале достигается тем, что, в отличие от прототипа, в устройстве используется анализ всех р отсчетов принимаемой последовательности в блоке сравнения. На фиг. 1 представлена функциональная блок-схема заявляемого устройства, на фиг. 2 структурная блок-схема устройства. Устройство вычисления величины задержки последовательности квадратичных вычетов содержит входной последовательно-параллельный регистр 1 циклического сдвига вправо ППРп длиной р-разрядов, вход которого является информационным входом устройства. Выходы (пары выходов) регистра ППРп 2 и р, 3 и (р-1), 4 и (р-2),р 1)/2) и р 1)/21) подключены соответственно к первому и второму входам трехвходовых блоков 2 сравнения разрядов входной и опорной (эталонной) последовательности Б 1, БСР 2,БСР 3,БСР(р-1)/2. Третий вход каждого блока 2 сравнения разрядов входной и опорной(эталонной) последовательности БСР 1, БСР 2, БСР 3,БСР(р-1)/2 соединен с выходом 2, 3,4,р-1)/21) регистра 3 хранения р 1)/2) младших разрядов опорной (эталонной) последовательности квадратичных вычетовсоответственно, вход которого подключен к выходу постоянного запоминающего устройства ПЗУ 8. Выходы блоков сравнения разрядов входной и опорной (эталонной) последовательности БСР 1, БСР 2, БСР 3,БСР(р-1)/2 подключены к входам суммирующего устройства СУ 4, выход которого через решающий блок РБ 5 подключен к управляющим входам управляемых инверторов 6 УИ 1, УИ 2,УИ 3,УИр. Вход РБ 5 соединен с выходом ПЗУ 8. Информационные входы управляемых инверторов 6 соединены с выходами 1, 2, 3, р р-разрядного последовательнопараллельного регистра 7 циклического сдвига влево ППРл, основной вход которого соединен с выходом постоянного запоминающего устройства ПЗУ 8, а управляющий вход ППРл 7 (управляемый задним фронтом сигнала) - с выходом блока управления БУ 9 и одновременно со счетными входами (управляемыми передним фронтом сигнала) реверсивных счетчиков 10 1, РС 2, РС 3,РСр и управляющим входом (управляемым передним фронтом сигнала) входного последовательно-параллельного регистра 1 циклического сдвига вправо ППРп. Выходы управляемых инверторов 6 УИ 1, УИ 2, УИ 3,УИр соединены с управляющими входами реверсивных счетчиков 10 1, РС 2, РС 3,РСр соответственно. Выходы реверсивных счетчиков 10 1, РС 2, РС 3,РСр соединены со входами 0, 1,2,(р-1) соответственно вычислительного блока ВБ 11. Управляющий выход ВБ подключен к входу БУ. Информационные выходы 1 и 2 ВБ соединены с информационными входами управляемого переключателя УП 15 и одновременно являются управляющими входами последовательных регистров 12 циклического сдвига вправо на заданное число разрядов Пр 1 и ПРСр 2 соответственно, информационные входы которых соединены с входом устройства. Выходы последовательных регистров 12 циклического сдвига вправо на заданное число разрядов ПРСр 1 и ПРСр 2 подключены к первым входам устройств 13 вычисления корреляции У 1 и УВК 2 соответственно, вторые входы которых подключены к выходу ПЗУ 8. Выходы устройств 13 вычисления корреляции УВК 1 и УВК 2 подключены к первому и второму входам устройства сравнения УС 14 соответственно. Выход УС соединен с управляющим входом УП 15, выход которого является выходом устройства. 3 22812005.12.30 Блоки 2 сравнения разрядов входной и опорной (эталонной) последовательности БСР 1,БСР 2, Б 3,БСР(р-1)/2, регистр 3 хранения р 1)/2) младших разрядов опорной (эталонной) последовательности квадратичных вычетов , суммирующее устройство СУ 4 и решающий блок РБ 5 входят в состав блока сравнения(фиг. 1) управляемые инверторы 6 УИ 1, УИ 2, УИ 3,УИр - в состав логического блокареверсивные счетчики 10 1,РС 2, РС 3,- в состав счетного блокавычислительный блок ВБ 11, последовательные регистры 12 циклического сдвига вправо на заданное число разрядов П 1 и ПРСр 2,устройства 13 вычисления корреляции УВК 1 и УВК 2, устройство сравнения УС 14 и управляемый переключатель УП 15 - в состав вычислительного блока . Устройство работает следующим образом. Перед приемом сигнала в регистр хранения(р 1)/2 младших разрядов опорной последовательности 3 записываются значения младших (р 1)/2 разрядов опорной последовательности квадратичных вычетов из постоянного запоминающего устройства ПЗУ 8, а в последовательно-параллельный регистр циклического сдвига влево ППРл 7 записываются значения всех р-разрядов опорной последовательности квадратичных вычетов из постоянного запоминающего устройства ПЗУ 8. Сигналы на выходе реверсивных счетчиков 10 1, РС 2, РС 3,РСр устанавливаются в 0. Выходы 1 и 2 ВБ принимают значения, равные 0. Величина сдвига входной последовательности определяется относительно опорной последовательности квадратичных вычетов. Входной сигнал представляет собой последовательность отсчетов со значениями из алфавита 1 -1. Опорная (эталонная) последовательность квадратичных вычетов длиной р отсчетов содержит значения 1 в разрядах с порядковыми номерами, равными значениям квадратичных вычетов по модулю р для множества чисел от 0 до (р-1), и значения -1 во всех остальных разрядах. При формировании опорной последовательности квадратичных вычетов разряды нумеруются от 0 до (р-1). Во входной последовательнопараллельный регистр циклического сдвига вправо ППРп 1 поступает входной векторсигнал длиной р. Одновременно этот же вектор-сигнал записывается в последовательные регистры 12 циклического сдвига вправо на заданное число разрядов ПРСр 1 и ПРСр 2. Далее осуществляется сравнение разрядов входной последовательности и младших разрядов опорной последовательности между собой в блоках 2 сравнения разрядов входной и опорной (эталонной) последовательности БСР 1, БСР 2, БСР 3,БСР(р-1)/2. Результат сравнения разрядов определяется по правилу если на входе БСР число сигналов со значением -1 нечетно (т.е. 1 или 3), то на выход БСР выдается сигнал со значением -1 во всех остальных случаях на выход БСР выдается сигнал со значением 1. Результаты сравнения разрядов входной и опорной (эталонной) последовательности с выходов БСР 1, БСР 2, Б 3,БСР(р-1)/2 поступают на входы 1, 2, 3, р суммирующего устройства СУ 4. В СУ осуществляется суммирование значений входных сигналов. Результат суммирования поступает на первый вход решающего блока РБ 5, в котором величина входного сигнала сравнивается со значениями коэффициентов , , , поступающими на второй вход РБ с выхода ПЗУ. Коэффициенты , , , хранящиеся в ПЗУ и поступающие на второй вход РБ, определяют принадлежность текущего сдвига входной последовательности ко множеству вычетов или невычетов. Если величина сигнала на первом входе РБ ближе к значению коэффициента, чем к значению коэффициентовили , то текущий сдвиг входной последовательности принадлежит множеству вычетов, и на выход РБ выдается значение 1. Если же величина сигнала на первом входе РБ ближе к значению одного из коэффициентовили ,чем к значению коэффициента , то текущий сдвиг входной последовательности принадлежит множеству невычетов, и на выход РБ выдается значение -1. Выходной сигнал РБ поступает на управляющие входы управляемых инверторов 6 УИ 1, УИ 2, УИ 3,УИр, на выходы которых подаются значения разрядов 1, 2, 3, р р-разрядного последовательнопараллельного регистра циклического сдвига влево ППРл 7 соответственно, если на управляющих входах УИ 1, УИ 2, УИ 3,УИр присутствует сигнал 1 и противоположные (проинвертированные) значения разрядов 1, 2, 3, р р-разрядного последовательно 4 22812005.12.30 параллельного регистра циклического сдвига влево ППРл 7 соответственно, если на управляющих входах УИ 1, УИ 2, УИ 3,УИр присутствует сигнал -1. Далее выходные сигналы управляемых инверторов УИ 1, УИ 2, УИ 3,УИр поступают на управляющие входы реверсивных счетчиков 10 1, РС 2, РС 3,РСр соответственно. Далее сигнал тактирования на выходе блока управления БУ изменяет свое состояние с 0 на 1 и поступает одновременно на счетные входы реверсивных счетчиков 1, РС 2, РС 3,, на управляющий вход входного последовательно-параллельного регистра циклического сдвига вправо ППРп 1 и на управляющий вход последовательно-параллельного регистра циклического сдвига влево ППРл 7. Поскольку счетные входы реверсивных счетчиков 1, РС 2,РС 3,РСр управляются изменением входного сигнала с 0 на 1 (передний фронт тактового сигнала), то это приводит к изменению состояния всех реверсивных счетчиков 1,РС 2, РС 3,РСр. Каждый из реверсивных счетчиков 10 увеличивает значение сигнала на выходе на 1, если на его управляющем входе присутствует сигнал 1, и уменьшает значение сигнала на выходе на 1, если на его управляющем входе присутствует сигнал -1. Выходы реверсивных счетчиков 1, РС 2, РС 3,поступают на входы 0, 1, 2,(р-1) соответственно вычислительного блока ВБ 11. В вычислительном блоке ВБ происходит анализ значений входных сигналов, по результатам которого происходит изменение состояния выходов ВБ. Алгоритм работы ВБ сводится к следующему если на текущем этапе обработки входного сигнала среди р сигналов на входе ВБ присутствует более 2-х сигналов с одинаковым и равным максимальному значением из всех р-входов, то требуется проведение следующего этапа обработки. При этом с управляющего выхода ВБ на вход БУ поступает сигнал разрешения дальнейшей работы БУ, а на информационных выходах 1 и 2 ВБ присутствуют значения, равные 0. При присутствии на входе БУ сигнала разрешения дальнейшей работы БУ тактовый сигнал на выходе БУ изменяет свое значение с 1 на 0 (задний фронт тактового сигнала) и поступает одновременно на управляющий вход входного последовательно-параллельного регистра циклического сдвига вправо ППРп 1, на управляющий вход последовательно-параллельного регистра циклического сдвига влево ППРл 7 и на счетные входы реверсивных счетчиков РС 1, 2, 3,РСр. Поскольку управляющий вход входного последовательно-параллельного регистра циклического сдвига вправо ППРп и управляющий вход последовательно-параллельного регистра циклического сдвига влево ППРл управляются изменением входного сигнала с 1 на 0 (управляются задним фронтом тактового сигнала), то это приводит к циклическому сдвигу вправо на один разряд входной последовательности во входном последовательнопараллельном регистре циклического сдвига вправо ППРп и одновременно с этим к циклическому сдвигу влево на один разряд опорной последовательности квадратичных вычетов в последовательно-параллельном регистре циклического сдвига влево ППРл. Далее происходит обработка входной последовательности, имеющей дополнительный циклический сдвиг вправо на один разряд, по алгоритму, описанному ранее. Повторение циклов обработки происходит до тех пор, пока на входах 0, 1, 2,(р-1) ВБ 11 не окажется менее трех (два либо одно) значений сигналов с одинаковым и равным максимальному значению из всех р-входов. При этом с управляющего выхода ВБ на вход БУ поступает сигнал запрещения дальнейшей работы БУ, а на информационных выходах 1 и 2 ВБ устанавливаются значения, равные номерам (в случае двух максимальных значений на входе ВБ) либо номеру (в случае одного максимального значения на входе ВБ) входов ВБ, на которых присутствуют максимальные значения сигналов. Номера входов ВБ с максимальными значениями сигналов с выходов 1 и 2 ВБ поступают на управляющие входы последовательных регистров 12 циклического сдвига вправо на заданное число разрядов ПРСр 1 и ПРСр 2 соответственно, в которых осуществляются циклические сдвиги вправо находящихся в них входных последовательностей на число разрядов, определяемых значениями сигналов на управляющих входах. Затем циклически сдвинутые вправо входные последовательности с выходов ПРСр 1 и ПРСр 2 поступают на 5 22812005.12.30 первые входы устройств вычисления корреляции 13 УВК 1 и УВК 2 соответственно, на вторые входы которых из ПЗУ поступает опорная последовательность квадратичных вычетов. В устройствах вычисления корреляции УВК 1 и УВК 2 происходит вычисление корреляции между входными сигналами, которые с выходов У 1 и УВК 2 поступают на входы устройства сравнения УС 14. Устройство сравнения УС 14 сравнивает величины входных сигналов и выдает на выход номер входа (1-й либо 2-й), на котором присутствует сигнал,имеющий наибольшее значение. В случае, если оба сигнала на входе УС имеют одинаковую величину, на выходе УС устанавливается сигнал, соответствующий выбору первого входа. Номер входа УС с наибольшим значением поступает с выхода УС на управляющий вход управляемого переключателя УП 15, в котором происходит подключение входа УП с номером, соответствующим значению сигнала на управляющем входе, к выходу УП. При этом на выход устройства выдается величина сдвига входной последовательности квадратичных вычетов относительно опорной (эталонной). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20.