Устройство вычисления векторно-матричного произведения

(71) Заявитель Учреждение образования Полоцкий государственный университет(72) Авторы Масляков Александр Николаевич Мальцев Сергей Васильевич(73) Патентообладатель Учреждение образования Полоцкий государственный университет(57) Устройство вычисления векторно-матричного произведения, включающее входной регистр, арифметические устройства и блок управления, отличающееся тем, что использован последовательно-параллельный входной регистр, его дополнительные входы подключены к выходам буферного регистра и коммутатора разрядов, а выходы подключены ко входам матричного коммутатора, управляющие входы которого соединены с выходами блока управления, выходы матричного коммутатора через арифметические устройства соединены со входами коммутатора разрядов, выходы которого соединены со входами буферного регистра и дополнительными входами входного последовательно-параллельного регистра,выходы блока управления соединены также с управляющими входами матричного коммутатора, арифметических устройств, коммутатора разрядов и буферного регистра.(56) 1. А.с. СССР 620974, МПК 06 5/00 // БИ 31, 1978. 2. А.с. СССР 744555, МПК 06 7/38 // БИ 24, 1980. Устройство относится к области вычислительной техники и может быть использовано в приборах и системах, в которых осуществляется беспоисковая синхронизация бинарных сигналов или декодирование кодов методом максимального правдоподобия. Известно устройство вычисления векторно-матричного произведения по Уолшу (ортогонального преобразования по Уолшу) 1, включающее сумматоры-вычитатели и регистры сдвига, причем первый и второй входы -го (1, 2, ) сумматора-вычитателя подключены соответственно к выходу и ко входу 1-го регистра сдвига, вход первого регистра сдвига является информационным входом устройства, выход суммы каждого из сумматоров-вычитателей, имеющих номера с 2-1 по 2-1 (1, 2, -, 2 - число коэффициентов преобразования), номера с 2 по 32-1-1, а выход разности - к входу соответствующего регистра сдвига из группы регистров сдвига, имеющих номера с 32-1 по 21-1, выходы суммы и выходы разности сумматоров-вычитателей, имеющих номера с 21 по 2-1, представляют собой 2 информационных выходов устройств. Недостатком известного устройства является то, что с помощью данного устройства невозможно вычислить векторно-матричное произведение для матриц с произвольной внутренней структурой и размерами. Наиболее близким по технической сущности является устройство вычисления векторно-матричного произведения для матриц на основе функций Уолша (для вычисления коэффициентов преобразования по Уолшу) 2, содержащий 2 ступеней единичного преобразования, где- число разрядов преобразуемой последовательности, каждая из ступеней содержит входной регистр сдвига, вход и выход которого соединены со входом арифметического устройства, первый выход которого подсоединен к первым входам элементов И группы, выходы элементов И группы каждой ступени соединены с входами входного регистра сдвига последующей ступени, и блок управления, выходы которого соединены с вторыми входами элементов И групп всех ступеней единичного преобразования, а второй выход арифметического устройства каждой ступени единичного преобразования соединен с третьими входами элементов И группы. Недостатком данного устройства является следующее. Использование вычислителя векторно-матричного произведения для матриц на основе функций Уолша (для вычисления коэффициентов преобразования по Уолшу) возможно лишь для бинарных матриц с определенной внутренней структурой и размерами, т.е. для матриц, размером , где 2, а строки матриц представляют собой функции Уолша. Однако существует ряд бинарных сигналов с хорошими корреляционными свойствами(квадратично-вычетные коды, характеристические последовательности и др.), матрицыциркулянты которых невозможно свести к матрицам, строки которых содержат все функции Уолша. Следовательно, данное устройство неприменимо для таких типов сигналов. Задачей полезной модели является сокращение времени вычисления векторноматричного произведения бинарных сигналов квадратично-вычетных кодов и уменьшение за счет этого временных затрат при синхронизации или декодировании данного класса сигналов. Поставленная задача решается тем, что в устройстве вычисления векторно-матричного произведения, включающем входной регистр, арифметические устройства и блок управления, в отличие от прототипа, использован последовательно-параллельный входной регистр,его дополнительные входы подключены к выходам буферного регистра и коммутатора разрядов, а выходы подключены ко входам матричного коммутатора, управляющие входы которого соединены с выходами блока управления, выходы матричного коммутатора че 2 1174 рез арифметические устройства соединены со входами коммутатора разрядов, выходы которого соединены со входами буферного регистра и дополнительными входами входного последовательно-параллельного регистра, выходы блока управления соединены также с управляющими входами матричного коммутатора, арифметических устройств, коммутатора разрядов и буферного регистра. Ускоренное вычисление векторно-матричного произведения для квадратичновычетного кода достигается вследствие реализации систолического алгоритма вычисления векторно-матричного произведения на основе факторизации матрицы-циркулянта. Процесс завершается через 2 итераций. На фиг. 1 представлена блок-схема устройства вычисления векторно-матричного произведения. Устройство вычисления векторно-матричного произведения содержит входной последовательно - параллельный регистр (ППР), вход которого является информационным входом устройства, а его дополнительные входы подключены к выходам буферного регистра (БР) и коммутатора разрядов (КР). Выходы ППР подключены ко входам матричного коммутатора (МК). Управляющие входы МК соединены с выходами блока управления (БУ), а его выходы через арифметические устройства (АУ) соединены со входами КР. Выходы КР соединены со входами БР и дополнительными входами входного ППР. Выходы БУ соединены с управляющими входами МК, АУ, КР и БР. Устройство работает следующим образом. В исходном состоянии в последовательнопараллельном регистре 1 записан вектор-сигнал длиной . Затем элементы вектор-сигнала поступают через матричный коммутатор 2 на арифметические устройства 3, где осуществляется умножение входного бинарного вектора на первую факторизованную матрицу, то есть сложение двух соответствующих элементов входного вектора. Матричный коммутатор 2 определяет позицию используемого элемента для суммирования на данной итерации(в соответствии с номером факторизованной матрицы). Полученный результат вычисления поступает на коммутатор разрядов 4, который в зависимости от размеров следующей матрицы-сомножителя распределяет элементы промежуточного вектор-сигнала между буферным регистром 5 и дополнительными входами ППР 1. Блок управления 6 осуществляет подбор итераций. После последней итерации получаем одновременно все элементы результирующего вектора, который снимается с выходов буферного регистра 5. Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 3