Устройство для передачи и приема цифровой информации

(71) Заявитель Научно-исследовательское Республиканское унитарное предприятие Минский НИИ радиоматериалов(72) Автор Смирнов Сергей Викторович(73) Патентообладатель Научно-исследовательское Республиканское унитарное предприятие Минский НИИ радиоматериалов(57) 1. Устройство для передачи и приема цифровой информации, содержащее в передающей части блок мультиплексора, выход которого соединен с входом оптического передатчика, выход которого соединен с выходом передающей части устройства, а в приемной части устройства - оптический приемник, вход которого соединен с входом приемной части устройства, а выход которого соединен с входом блока восстановления данных и синхронизации, первый и второй выходы которого соединены с первым и вторым входами блока демультиплексора, отличающееся тем, что передающая и приемная части устройства содержат блоки защиты информации, причем в передающей части устройства первый и вторые входы блока мультиплексора соединены с первым и вторыми выходами блока защиты информации, первый и вторые входы которого соединены с первым и вторыми входами передающей части устройства, а в приемной части устройства первый и вторые выходы блока демультиплексора соединены с первым и вторыми входами блока защиты информации, первый и вторые выходы которого соединены с первым и вторыми выходами приемной части устройства. 9156 1 2007.04.30 2. Устройство по п. 1, отличающееся тем, что блок защиты информации в передающей части устройства содержит входной блок, блок управления, блок шифрации, первый вход которого соединен с первым входом блока управления и с первым выходом входного блока, первый вход которого соединен с первым входом блока защиты информации в передающей части устройства, вторые входы которого соединены со вторыми входами входного блока, вторые выходы которого соединены со вторыми входами блока шифрации и блока управления, выходы которого соединены с третьими входами блока шифрации, первый и вторые выходы которого соединены с первым и вторыми выходами блока защиты информации. 3. Устройство по п. 1, отличающееся тем, что блок защиты информации в приемной части устройства содержит входной блок, блок управления, блок дешифрации, первый вход которого соединен с первым входом блока управления и с первым выходом входного блока, первый вход которого соединен с первым входом блока защиты информации в приемной части устройства, вторые входы которого соединены со вторыми входами входного блока, вторые выходы которого соединены со вторыми входами блока дешифрации и блока управления, выходы которого соединены с третьими входами блока дешифрации,первый и вторые выходы которого соединены с первым и вторыми выходами блока защиты информации. 4. Устройство по п. 2, отличающееся тем, что блок управления блока защиты информации в передающей части устройства содержит два блока сравнения, два источника кода,формирователь импульсов, делитель импульсов, счетчик импульсов и два элемента совпадения, причем первый вход блока управления соединен с первыми входами блоков сравнения, формирователя импульсов и счетчика импульсов, выходы которого соединены с выходами блока управления, вторые входы которого соединены со вторыми входами блоков сравнения, третьи входы первого блока сравнения соединены с выходами первого источника кода, третьи входы второго блока сравнения соединены с выходами второго источника кода, выход первого блока сравнения соединен с первым входом первого элемента совпадения, второй вход которого соединен с выходом второго блока сравнения,выход первого элемента совпадения соединен с первыми входами делителя импульсов и второго элемента совпадения, второй вход которого соединен с выходом формирователя импульсов, выход второго элемента совпадения соединен со вторым входом делителя импульсов, выход которого соединен со вторым входом счетчика импульсов. 5. Устройство по п. 2, отличающееся тем, что блок шифрации блока защиты информации в передающей части устройства содержит блок задержки, блок памяти, блок сумматора по модулю два, выходной блок, причем первый вход блока шифрации соединен с первыми входами блока задержки и выходного блока, первый и вторые выходы которого соединены с первым и вторыми выходами блока шифрации, вторые входы которого соединены со вторыми входами блока задержки, выходы которого соединены с первыми входами блока сумматора по модулю два, вторые входы которого соединены с выходами блока памяти, входы которого соединены с третьими входами блока шифрации, выходы блока сумматора по модулю два соединены со вторыми входами выходного блока. 6. Устройство по п. 3, отличающееся тем, что блок управления блока защиты информации в приемной части устройства содержит два блока сравнения, два источника кода,формирователь импульсов, делитель импульсов, счетчик импульсов и два элемента совпадения, причем первый вход блока управления соединен с первыми входами блоков сравнения, формирователя импульсов и счетчика импульсов, выходы которого соединены с выходами блока управления, вторые входы которого соединены со вторыми входами блоков сравнения, третьи входы первого блока сравнения соединены с выходами первого источника кода, третьи входы второго блока сравнения соединены с выходами второго источника кода, выход первого блока сравнения соединен с первым входом первого элемента совпадения, второй вход которого соединен с выходом второго блока сравнения,2 9156 1 2007.04.30 выход первого элемента совпадения соединен с первыми входами делителя импульсов и второго элемента совпадения, второй вход которого соединен с выходом формирователя импульсов, выход второго элемента совпадения соединен со вторым входом делителя импульсов, выход которого соединен со вторым входом счетчика импульсов. 7. Устройство по п. 3, отличающееся тем, что блок дешифрации блока защиты информации в приемной части устройства содержит блок задержки, блок памяти, блок сумматора по модулю два, выходной блок, причем первый вход блока дешифрации соединен с первым входом блока задержки и выходного блока, первый и вторые выходы которого соединены с первым и вторыми выходами блока дешифрации, вторые входы которого соединены со вторыми входами блока задержки, выходы которого соединены с первыми входами блока сумматора по модулю два, вторые входы которого соединены с выходами блока памяти, входы которого соединены с третьими входами блока дешифрации, выходы блока сумматора по модулю два соединены со вторыми входами выходного блока. Изобретение относится к технике связи и может найти применение для защиты информации в системах передачи цифровой информации с временным мультиплексированием,например в системах синхронной цифровой иерархии . Наиболее близким по технической сущности и совокупности существенных признаков к предлагаемому устройству является известное устройство для передачи и приема цифровой информации, содержащее в передающей части блок мультиплексора, выход которого соединен с входом оптического передатчика, выход которого соединен с выходом передающей части устройства, а в приемной части устройства - оптический приемник,вход которого соединен с входом приемной части устройства, а выход которого соединен с входом блока восстановления данных и синхронизации, первый и второй выходы которого соединены с первым и вторым входами блока демультиплексора 1. Известное устройство, принятое за прототип, обеспечивает передачу и прием циклических блоков цифровой информации (фреймов) одного из синхронных транспортных модулей -1, -4, -16 иерархии . Подлежащие передаче фреймы -1(-4, -16) побайтно в параллельном коде поступают на входы передающей части устройства в сопровождении импульсов тактовой частоты, мультиплексируются в блоке мультиплексора и в последовательном коде поступают через оптический передатчик в волоконно-оптическую линию связи. В приемной части устройства принятые оптическим приемником из линии связи фреймы -1 (-4, -16) восстанавливаются в блоке восстановления данных и синхронизации, в котором также выделяется частота синхронизации, демультиплексируются в блоке демультиплексора и побайтно в параллельном коде поступают во внешнее устройство с выходов приемной части устройства в сопровождении импульсов тактовой частоты. Недостатком прототипа является низкая степень защиты информации за счет низкой степени случайности структуры передаваемой фреймовой последовательности. Низкая степень защиты информации связана с регламентацией (известностью) структуры передаваемой фреймовой цифровой последовательности. Например, структура фреймов -1,-4, -16 иерархиирегламентирована рекомендацией .707 - (- ) и таким образом имеет низкую степень случайности. Поэтому, при несанкционированном доступе к передаваемой информации, например путем съема фреймовой цифровой последовательности из линии связи, информация восстанавливается по известной структуре фреймовой последовательности. Задачей изобретения является повышение степени защиты информации за счет повышения степени случайности структуры передаваемой фреймовой последовательности. 9156 1 2007.04.30 Поставленная задача достигается тем, что в устройстве для передачи и приема цифровой информации, содержащем в передающей части блок мультиплексора, выход которого соединен с входом оптического передатчика, выход которого соединен с выходом передающей части устройства, а в приемной части устройства - оптический приемник, вход которого соединен с входом приемной части устройства, а выход которого соединен с входом блока восстановления данных и синхронизации, первый и второй выходы которого соединены с первым и вторым входами блока демультиплексора, передающая и приемная части устройства содержат блоки защиты информации, причем в передающей части устройства первый и вторые входы блока мультиплексора соединены с первым и вторыми выходами блока защиты информации, первый и вторые входы которого соединены с первым и вторыми входами передающей части устройства, а в приемной части устройства первый и вторые выходы блока демультиплексора соединены с первым и вторыми входами блока защиты информации, первый и вторые выходы которого соединены с первым и вторыми выходами приемной части устройства. Блок защиты информации в передающей части устройства содержит входной блок,блок управления, блок шифрации, первый вход которого соединен с первым входом блока управления и с первым выходом входного блока, первый вход которого соединен с первым входом блока защиты информации в передающей части устройства, вторые входы которого соединены со вторыми входами входного блока, вторые выходы которого соединены со вторыми входами блока шифрации и блока управления, выходы которого соединены с третьими входами блока шифрации, первый и вторые выходы которого соединены с первым и вторыми выходами блока защиты информации. Блок защиты информации в приемной части устройства содержит входной блок, блок управления, блок дешифрации, первый вход которого соединен с первым входом блока управления и с первым выходом входного блока, первый вход которого соединен с первым входом блока защиты информации в приемной части устройства, вторые входы которого соединены со вторыми входами входного блока, вторые выходы которого соединены со вторыми входами блока дешифрации и блока управления, выходы которого соединены с третьими входами блока дешифрации, первый и вторые выходы которого соединены с первым и вторыми выходами блока защиты информации. Блок управления блока защиты информации в передающей части устройства содержит два блока сравнения, два источника кода, формирователь импульсов, делитель импульсов,счетчик импульсов и два элемента совпадения, причем первый вход блока управления соединен с первыми входами блоков сравнения, формирователя импульсов и счетчика импульсов, выходы которого соединены с выходами блока управления, вторые входы которого соединены со вторыми входами блоков сравнения, третьи входы первого блока сравнения соединены с выходами первого источника кода, третьи входы второго блока сравнения соединены с выходами второго источника кода, выход первого блока сравнения соединен с первым входом первого элемента совпадения, второй вход которого соединен с выходом второго блока сравнения, выход первого элемента совпадения соединен с первыми входами делителя импульсов и второго элемента совпадения, второй вход которого соединен с выходом формирователя импульсов, выход второго элемента совпадения соединен со вторым входом делителя импульсов, выход которого соединен со вторым входом счетчика импульсов. Блок шифрации блока защиты информации в передающей части устройства содержит блок задержки, блок памяти, блок сумматора по модулю два, выходной блок, причем первый вход блока шифрации соединен с первыми входами блока задержки и выходного блока, первый и вторые выходы которого соединены с первым и вторыми выходами блока шифрации, вторые входы которого соединены со вторыми входами блока задержки, выходы которого соединены с первыми входами блока сумматора по модулю два, вторые входы которого соединены с выходами блока памяти, входы которого соединены с треть 4 9156 1 2007.04.30 ими входами блока шифрации, выходы блока сумматора по модулю два соединены со вторыми входами выходного блока. Блок управления блока защиты информации в приемной части устройства содержит два блока сравнения, два источника кода, формирователь импульсов, делитель импульсов,счетчик импульсов и два элемента совпадения, причем первый вход блока управления соединен с первыми входами блоков сравнения, формирователя импульсов и счетчика импульсов, выходы которого соединены с выходами блока управления, вторые входы которого соединены со вторыми входами блоков сравнения, третьи входы первого блока сравнения соединены с выходами первого источника кода, третьи входы второго блока сравнения соединены с выходами второго источника кода, выход первого блока сравнения соединен с первым входом первого элемента совпадения, второй вход которого соединен с выходом второго блока сравнения, выход первого элемента совпадения соединен с первыми входами делителя импульсов и второго элемента совпадения, второй вход которого соединен с выходом формирователя импульсов, выход второго элемента совпадения соединен со вторым входом делителя импульсов, выход которого соединен со вторым входом счетчика импульсов. Блок дешифрации блока защиты информации в приемной части устройства содержит блок задержки, блок памяти, блок сумматора по модулю два, выходной блок, причем первый вход блока дешифрации соединен с первым входом блока задержки и выходного блока, первый и вторые выходы которого соединены с первым и вторыми выходами блока дешифрации, вторые входы которого соединены со вторыми входами блока задержки, выходы которого соединены с первыми входами блока сумматора по модулю два, вторые входы которого соединены с выходами блока памяти, входы которого соединены с третьими входами блока дешифрации, выходы блока сумматора по модулю два соединены со вторыми входами выходного блока. Введение в устройство для передачи и приема цифровой информации в передающей и приемной части устройства блока защиты информации с соответствующими связями, выполнение в передающей части устройства блока защиты информации на входном блоке,блоке управления и блоке шифрации с соответствующими связями, выполнение в передающей части устройства блока управления блока защиты информации на двух блоках сравнения, двух источниках кода, формирователе импульсов, делителе импульсов, счетчике импульсов и двух элементах совпадения с соответствующими связями, выполнение в передающей части устройства блока шифрации блока защиты информации на блоке задержки, блоке памяти, блоке сумматора по модулю два, выходном блоке с соответствующими связями, выполнение в приемной части устройства блока защиты информации на входном блоке, блоке управления и блоке дешифрации с соответствующими связями, выполнение в приемной части устройства блока управления блока защиты информации на двух блоках сравнения, двух источниках кода, формирователе импульсов, делителе импульсов, счетчике импульсов и двух элементах совпадения с соответствующими связями,выполнение в приемной части устройства блока дешифрации блока защиты информации на блоке задержки, блоке памяти, блоке сумматора по модулю два, выходном блоке с соответствующими связями повысило степень защиты информации за счет повышения степени случайности структуры передаваемой фреймовой последовательности. В предлагаемом устройстве обеспечивается повышенная степень защиты информации за счет высокой степени случайности структуры передаваемой фреймовой последовательности. Структура передаваемой фреймовой цифровой последовательности зашифрована в блоке защиты информации передающей части устройства так, что имеет случайный характер, и вероятность появления бит 1 и 0 примерно равна. Поэтому при несанкционированном доступе к передаваемой информации, например путем съема фреймовой цифровой последовательности из линии связи, информация не может быть восстановлена без знания алгоритма работы блока защиты информации. 5 9156 1 2007.04.30 На фиг. 1 приведена структурная схема устройства для передачи и приема цифровой информации. На фиг. 2 приведена структурная схема блока защиты информации в передающей части устройства. На фиг. 3 приведена структурная схема блока защиты информации в приемной части устройства. На фиг. 4 приведена структурная схема блока управления блока защиты информации в передающей части устройства. На фиг. 5 приведена структурная схема блока шифратора блока защиты информации в передающей части устройства. На фиг. 6 приведена структурная схема блока управления блока защиты информации в приемной части устройства. На фиг. 7 приведена структурная схема блока дешифратора блока защиты информации в приемной части устройства. Устройство для передачи и приема цифровой информации, приведенное на фиг. 1, содержит в передающей части устройства блок 1 защиты информации, блок 2 мультиплексора и оптический передатчик 3, а в приемной части устройства содержит оптический приемник 4, блок 5 восстановления данных и синхронизации, блок 6 демультиплексора,блок 7 защиты информации. В передающей части устройства выход блока 2 мультиплексора соединен с входом оптического передатчика 3, выход которого соединен с выходом передающей части устройства. В приемной части устройства вход оптического приемника 4 соединен с входом приемной части устройства. Выход оптического приемника 4 соединен с входом блока 5 восстановления данных и синхронизации, первый и второй выходы которого соединены с первым и вторым входами блока 6 демультиплексора. В передающей части устройства первый и вторые входы блока 2 мультиплексора соединены с первым и вторыми выходами блока 1 защиты информации, первый и вторые входы которого соединены с первым и вторыми входами передающей части устройства. В приемной части устройства первый и вторые выходы блока 6 демультиплексора соединены с первым и вторыми входами блока 7 защиты информации, первый и вторые выходы которого соединены с первым и вторыми выходами приемной части устройства. Блок 1 защиты информации в передающей части устройства, приведенный на фиг. 2,содержит входной блок 8, блок 9 управления, блок 10 шифрации. Первый вход блока 10 шифрации соединен с первым входом блока 9 управления и с первым выходом входного блока 8, первый вход которого соединен с первым входом блока 1 защиты информации. Вторые входы блока 1 защиты информации соединены со вторыми входами входного блока 8. Вторые выходы входного блока 8 соединены со вторыми входами блока 10 шифрации и блока 9 управления. Выходы блока 9 управления соединены с третьими входами блока 10 шифрации. Первый и вторые выходы блока 10 шифрации соединены с первым и вторыми выходами блока 1 защиты информации. Блок 7 защиты информации в приемной части устройства, приведенный на фиг. 3, содержит входной блок 11, блок 12 управления, блок 13 дешифрации. Первый вход блока 13 дешифрации соединен с первым входом блока 12 управления и с первым выходом входного блока 11, первый вход которого соединен с первым входом блока 7 защиты информации. Вторые входы блока 7 защиты информации соединены со вторыми входами входного блока 11. Вторые выходы входного блока 11 соединены со вторыми входами блока 13 дешифрации и блока 12 управления. Выходы блока 12 управления соединены с третьими входами блока 13 дешифрации. Первый и вторые выходы блока 13 дешифрации соединены с первым и вторыми выходами блока 7 защиты информации. Блок 9 управления блока 1 защиты информации в передающей части устройства, приведенный на фиг. 4, содержит первый блок 14 сравнения, второй блок 15 сравнения, пер 6 9156 1 2007.04.30 вый источник 16 кода, второй источник 17 кода, формирователь 18 импульсов, делитель 19 импульсов, счетчик 20 импульсов, первый элемент 21 совпадения, второй элемент 22 совпадения. Первый вход блока 9 управления соединен с первым входом первого и второго блоков 14 и 15 сравнения, формирователя 18 импульсов и счетчика 20 импульсов. Выходы счетчика 20 импульсов соединены с выходами блока 9 управления, вторые входы которого соединены со вторыми входами первого и второго блоков 14 и 15 сравнения. Третьи входы первого блока 14 сравнения соединены с выходами первого источника 16 кода. Третьи входы второго блока 15 сравнения соединены с выходами второго источника 17 кода. Выход первого блока 14 сравнения соединен с первым входом первого элемента 21 совпадения, второй вход которого соединен с выходом второго блока 15 сравнения. Выход первого элемента 21 совпадения соединен с первым входом делителя 19 импульсов и второго элемента 22 совпадения. Второй вход второго элемента 22 совпадения соединен с выходом формирователя 18 импульсов. Выход второго элемента 22 совпадения соединен со вторым входом делителя 19 импульсов, выход которого соединен со вторым входом счетчика 20 импульсов. Блок 10 шифрации блока 1 защиты информации в передающей части устройства, приведенный на фиг. 5, содержит блок 23 задержки, блок 24 памяти, блок 25 сумматора по модулю два, выходной блок 26. Первый вход блока 10 шифрации соединен с первым входом блока 23 задержки и выходного блока 26. Первый и вторые выходы выходного блока 26 соединены с первым и вторыми выходами блока 10 шифрации, вторые входы которого соединены со вторыми входами блока 23 задержки. Выходы блока 23 задержки соединены с первыми входами блока 25 сумматора по модулю два, вторые входы которого соединены с выходами блока 24 памяти. Входы блока 24 памяти соединены с третьими входами блока 10 шифрации. Выходы блока 25 сумматора по модулю два соединены со вторыми входами выходного блока 26. Блок 12 управления блока 7 защиты информации в приемной части устройства, приведенный на фиг. 6, содержит первый блок 27 сравнения, второй блок 28 сравнения, первый источник 29 кода, второй источник 30 кода, формирователь 31 импульсов, делитель 32 импульсов, счетчик 33 импульсов, первый элемент 34 совпадения, второй элемент 35 совпадения. Первый вход блока 12 управления соединен с первым входом первого и второго блоков 27 и 28 сравнения, формирователя 31 импульсов и счетчика 33 импульсов. Выходы счетчика 33 импульсов соединены с выходами блока 12 управления, вторые входы которого соединены с вторыми входами первого и второго блоков 27 и 28 сравнения. Третьи входы первого блока 27 сравнения соединены с выходами первого источника 29 кода. Третьи входы второго блока 28 сравнения соединены с выходами второго источника 30 кода. Выход первого блока 27 сравнения соединен с первым входом первого элемента 34 совпадения, второй вход которого соединен с выходом второго блока 28 сравнения. Выход первого элемента 34 совпадения соединен с первым входом делителя 32 импульсов и второго элемента 35 совпадения. Второй вход второго элемента 35 совпадения соединен с выходом формирователя 31 импульсов. Выход второго элемента 35 совпадения соединен со вторым входом делителя 32 импульсов, выход которого соединен со вторым входом счетчика 33 импульсов. Блок 13 дешифрации блока 7 защиты информации в приемной части устройства, приведенный на фиг. 7, содержит блок 36 задержки, блок 37 памяти, блок 38 сумматора по модулю два, выходной блок 39. Первый вход блока 13 дешифрации соединен с первым входом блока 36 задержки и выходного блока 39. Первый и вторые выходы выходного блока 39 соединены с первым и вторыми выходами блока 13 дешифрации, вторые входы которого соединены со вторыми входами блока 36 задержки. Выходы блока 36 задержки соединены с первыми входами блока 38 сумматора по модулю два, вторые входы которого соединены с выходами блока 37 памяти. Входы блока 37 памяти соединены с третьими входами блока 13 дешифрации. Выходы блока 38 сумматора по модулю два соединены со вторыми входами выходного блока 39. 7 9156 1 2007.04.30 Блок 1 защиты информации в передающей части устройства предназначен для шифрации входной информации и повышения степени случайности структуры передаваемой фреймовой цифровой последовательности. Для входной цифровой последовательности фреймов -1 иерархии , организованной в байты, блок 1 защиты информации может быть выполнен следующим образом. Входной блок 8 блока 1 защиты информации содержит буферный элемент и восьмиразрядный регистр с параллельным вводом информации по фронту тактового импульса,вход и выход буферного элемента являются соответственно первым входом и первым выходом входного блока 8, тактовый вход регистра подключен к выходу буферного элемента,а информационные входы и выходы регистра являются соответственно вторыми входами и вторыми выходами входного блока 8. Буферный элемент является логическим элементом с большим коэффициентом разветвления по выходу (нагрузочной способностью). Блок 9 управления блока 1 защиты информации обеспечивает формирование сигналов управления работой блока 10 шифрации. Блок 9 управления блока 1 защиты информации может быть выполнен следующим образом. Первый блок 14 сравнения блока 9 управления обеспечивает сравнение кодовых комбинаций, присутствующих на вторых и третьих входах первого блока 14 сравнения, и стробирование выходного сигнала паузой тактовой частоты, действующей на его первом входе, при равенстве кодовых комбинаций. Первый блок 14 сравнения является восьмиразрядной схемой сравнения двоичных чисел со стробированием. Второй блок 15 сравнения блока 9 управления обеспечивает сравнение кодовых комбинаций, присутствующих на вторых и третьих входах второго блока 15 сравнения, и стробирование выходного сигнала паузой тактовой частоты, действующей на его первом входе, при равенстве кодовых комбинаций. Второй блок 15 сравнения является восьмиразрядной схемой сравнения двоичных чисел со стробированием и может быть построен аналогично первому блоку 14 сравнения. Первый источник 16 кода блока 9 управления обеспечивает выдачу первой восьмиразрядной двоичной кодовой комбинации из состава фреймовой кодовой комбинации. Второй источник 17 кода блока 9 управления обеспечивает выдачу второй восьмиразрядной двоичной кодовой комбинации из состава фреймовой кодовой комбинации и может быть построен аналогично первому источнику 16 кода. Формирователь 18 импульсов блока 9 управления обеспечивает формирование задержанного импульса малой длительности при поступлении каждой паузы тактовой частоты. Делитель 19 импульсов блока 9 управления обеспечивает выдачу выходного сигнала,синхронизированного импульсом тактовой частоты при поступлении заданного числа импульсов. Делитель 19 импульсов блока 9 управления может быть выполнен на счетчике импульсов с входом асинхронного сброса, входом асинхронной предустановки и выходом переноса. Счетчик 20 импульсов блока 9 управления обеспечивает формирование сигналов управления в виде набора параллельных кодовых комбинаций, формируемых по фронту импульса тактовой частоты. Счетчик 20 импульсов блока 9 управления может быть выполнен на счетчике импульсов с входом асинхронного сброса и параллельными выходами. Первый элемент 21 совпадения блока 9 управления является элементом И. Второй элемент 22 совпадения блока 9 управления является элементом И. Блок 10 шифрации блока 1 защиты информации обеспечивает шифрацию и повышение степени случайности структуры фреймовой цифровой последовательности. Блок 10 шифрации блока 1 защиты информации может быть выполнен следующим образом. Блок 23 задержки блока 10 шифрации обеспечивает задержку поступающих информационных байтов напериодов тактовой частоты, определяемых числом байтов фреймовой кодовой комбинации. Блок 23 задержки блока 10 шифрации может быть выполнен на восьми входных регистрах с последовательным вводом информации по спаду импульса 8 9156 1 2007.04.30 тактовой частоты и восьмиразрядном выходном регистре с параллельным вводом информации по фронту импульса тактовой частоты. Первый вход блока 23 задержки соединен с тактовым входом каждого из входных и выходного регистров, информационный вход входных регистров соединен с соответствующим вторым входом блока 23 задержки, соответствующий выход которого соединен с выходом выходного регистра, информационные входы которого соединены с информационными выходами входных регистров. Блок 24 памяти блока 10 шифрации обеспечивает формирование шифрующей фреймовой цифровой последовательности. Блок 24 памяти блока 10 шифрации может быть выполнен на предварительно запрограммированном запоминающем устройстве, выдающем в режиме считывания восьмиразрядные слова со своих выходов на выходы блока 24 памяти, входы которого являются адресными входами запоминающего устройства. Запоминающее устройство обеспечивает хранение и выдачу по управляющим сигналам байтов информации, определяемой полиномом синхронного скремблера, то есть байтов, соответствующих каждым последовательным восьми битам на выходе регистра синхронного скремблера. Блок 25 сумматора по модулю два блока 10 шифрации обеспечивает операцию суммирования по модулю два над восьмиразрядными кодовыми комбинациями, поступающими соответственно на первые и вторые входы блока 25 сумматора по модулю два. Выходной блок 26 блока 10 шифрации содержит буферный элемент и восьмиразрядный регистр с параллельным вводом информации по спаду тактового импульса, вход и выход буферного элемента являются соответственно первым входом и первым выходом выходного блока 26, тактовый вход регистра подключен к входу буферного элемента, а информационные входы и выходы регистра являются соответственно вторыми входами и вторыми выходами выходного блока 26. Блок 2 мультиплексора является мультиплексором типа 1 и предназначен для мультиплексированиявходных последовательностей в одну, то есть формирования извходных цифровых последовательностей одной выходной фреймовой цифровой последовательности, состоящей изповторяющихся групп поодноименных блоков (состоящих из бит, байт или полей из нескольких байт). Первый вход и вторые входы блока 2 мультиплексора являются его входом импульсов тактовой частоты и информационными входами, а выход является его информационным выходом. Оптический передатчик 3 предназначен для обеспечения выходного оптического стыка-сопряжения с волоконно-оптической линией связи. Оптический приемник 4 предназначен для обеспечения входного оптического стыкасопряжения с волоконно-оптической линией связи. Блок 5 восстановления данных и синхронизации предназначен для выделения последовательности импульсов частоты синхронизации из входной битовой последовательности фреймов и привязки битов фреймов к частоте синхронизации. Блок 5 восстановления данных и синхронизации может быть выполнен как устройство фазовой автоподстройки частоты, включающее генератор, управляемый напряжением, усилитель петлевого фильтра с фильтром и фазо-частотный детектор, а также входные и выходные буферные элементы. Блок 6 демультиплексора является демультиплексором типа 1 и предназначен для демультиплексирования одной входной последовательности ввыходных последовательностей, то есть формирования из одной входной фреймовой цифровой последовательности, состоящей изповторяющихся групп поодноименных блоков (состоящих из бит, байт или полей из нескольких байт),выходных цифровых последовательностей. Первый и второй входы блока 6 демультиплексора являются его информационным и частоты синхронизации входами. Первый выход и вторые выходы блока 6 демультиплексора являются его выходом импульсов тактовой частоты и информационными выходами. В зависимости от схемы выполнения блок 6 демультиплексора может осуществлять режим циклического выравнивания битов в выходных байтах самостоятельно или иметь управляющий вход для организации этого режима внешним устройством. 9 9156 1 2007.04.30 Блок 7 защиты информации в приемной части устройства предназначен для дешифрации входной информации и понижения степени случайности структуры передаваемой фреймовой цифровой последовательности. Для входной цифровой последовательности фреймов -1 иерархии , организованной в байты, блок 7 защиты информации может быть выполнен следующим образом. Входной блок 11 блока 7 защиты информации содержит буферный элемент и восьмиразрядный регистр с параллельным вводом информации по фронту тактового импульса,вход и выход буферного элемента являются соответственно первым входом и первым выходом входного блока 11, тактовый вход регистра подключен к выходу буферного элемента, а информационные входы и выходы регистра являются соответственно вторыми входами и вторыми выходами входного блока 11. Буферный элемент является логическим элементом с большим коэффициентом разветвления по выходу (нагрузочной способностью). Блок 12 управления блока 7 защиты информации обеспечивает формирование сигналов управления работой блока 13 дешифрации. Блок 12 управления блока 7 защиты информации может быть выполнен следующим образом. Первый блок 27 сравнения блока 12 управления обеспечивает сравнение кодовых комбинаций, присутствующих на вторых и третьих входах первого блока 27 сравнения, и стробирование выходного сигнала паузой тактовой частоты, действующей на его первом входе, при равенстве кодовых комбинаций. Первый блок 27 сравнения является восьмиразрядной схемой сравнения двоичных чисел со стробированием. Второй блок 28 сравнения блока 12 управления обеспечивает сравнение кодовых комбинаций, присутствующих на вторых и третьих входах второго блока 28 сравнения, и стробирование выходного сигнала паузой тактовой частоты, действующей на его первом входе, при равенстве кодовых комбинаций. Второй блок 28 сравнения является восьмиразрядной схемой сравнения двоичных чисел со стробированием и может быть построен аналогично первому блоку 27 сравнения. Первый источник 29 кода блока 12 управления обеспечивает выдачу первой восьмиразрядной двоичной кодовой комбинации из состава шифрованной фреймовой кодовой комбинации. Второй источник 30 кода блока 12 управления обеспечивает выдачу второй восьмиразрядной двоичной кодовой комбинации из состава шифрованной фреймовой кодовой комбинации и может быть построен аналогично первому источнику 29 кода. Формирователь 31 импульсов блока 12 управления обеспечивает формирование задержанного импульса малой длительности при поступлении каждой паузы тактовой частоты. Делитель 32 импульсов блока 12 управления обеспечивает выдачу выходного сигнала,синхронизированного импульсом тактовой частоты при поступлении заданного числа импульсов. Делитель 32 импульсов блока 12 управления может быть выполнен на счетчике импульсов с входом асинхронного сброса, входом асинхронной предустановки и выходом переноса. Счетчик 33 импульсов блока 12 управления обеспечивает формирование сигналов управления в виде набора параллельных кодовых комбинаций, формируемых по фронту импульса тактовой частоты. Счетчик 33 импульсов блока 12 управления может быть выполнен на счетчике импульсов с входом асинхронного сброса и параллельными выходами. Первый элемент 34 совпадения блока 12 управления является элементом И. Второй элемент 35 совпадения блока 12 управления является элементом И. Блок 13 дешифрации блока 7 защиты информации обеспечивает дешифрацию и понижение степени случайности структуры фреймовой цифровой последовательности. Блок 13 дешифрации блока 7 защиты информации может быть выполнен следующим образом. Блок 36 задержки блока 13 дешифрации обеспечивает задержку поступающих информационных байтов напериодов тактовой частоты, определяемых числом байтов шиф 10 9156 1 2007.04.30 рованной фреймовой кодовой комбинации. Блок 36 задержки блока 13 дешифрации может быть выполнен на восьми входных регистрах с последовательным вводом информации по спаду импульса тактовой частоты и восьмиразрядном выходном регистре с параллельным вводом информации по фронту импульса тактовой частоты. Первый вход блока 36 задержки соединен с тактовым входом каждого из входных и выходного регистров, информационный вход входных регистров соединен с соответствующим вторым входом блока 36 задержки, соответствующий выход которого соединен с выходом выходного регистра, информационные входы которого соединены с информационными выходами входных регистров. Блок 37 памяти блока 13 дешифрации обеспечивает формирование дешифрующей фреймовой цифровой последовательности. Блок 37 памяти блока 13 дешифрации может быть выполнен на предварительно запрограммированном запоминающем устройстве, выдающем в режиме считывания восьмиразрядные слова со своих выходов на выходы блока 37 памяти, входы которого являются адресными входами запоминающего устройства. Запоминающее устройство обеспечивает хранение и выдачу по управляющим сигналам байтов информации, определяемой полиномом синхронного скремблера, то есть байтов, соответствующих каждым последовательным восьми битам на выходе регистра синхронного скремблера. Блок 38 сумматора по модулю два блока 13 дешифрации обеспечивает операцию суммирования по модулю два над восьмиразрядными кодовыми комбинациями, поступающими соответственно на первые и вторые входы блока 38 сумматора по модулю два. Выходной блок 39 блока 13 дешифрации содержит буферный элемент и восьмиразрядный регистр с параллельным вводом информации по спаду тактового импульса, вход и выход буферного элемента являются соответственно первым входом и первым выходом выходного блока 39, тактовый вход регистра подключен к входу буферного элемента, а информационные входы и выходы регистра являются соответственно вторыми входами и вторыми выходами выходного блока 39. Устройство для передачи и приема цифровой информации работает следующим образом. Передающая часть устройства работает следующим образом. Цифровые последовательности фреймов, например -1 иерархии , организованные в байты в параллельном коде, поступают на вторые входы передающей части устройства в сопровождении импульсов тактовой частоты . Цифровые последовательности фреймов поступают на вторые входы блока 1 защиты информации, на первый вход которого поступают импульсы тактовой частоты. В блоке 1 защиты информации производится шифрация информации и повышение степени случайности структуры передаваемой фреймовой цифровой последовательности. В блоке 1 защиты информации поступающие информационные байты записываются во входной блок 8 импульсами тактовой частоты, поступающими на его первый вход, и со вторых выходов входного блока 8 поступают на блок 9 управления и блок 10 шифрации в сопровождении тактовой частоты, действующей на первом выходе входного блока 8. В блоке 9 управления информационные байты поступают на первый блок 14 и второй блок 15 сравнения. Первый источник 16 кода и второй источник 17 кода блока 9 управления обеспечивают выдачу соответственно первой и второй восьмиразрядной двоичной кодовой комбинации из состава фреймовой кодовой комбинации. При наличии на вторых входах байта из состава фреймовой кодовой комбинации первый блок 14 сравнения (второй блок 15 сравнения) срабатывает. На выходе первого блока 14 сравнения (второго блока 15 сравнения) появляется сигнал, который проходит на выход элемента 21 совпадения. Делитель 19 импульсов подсчитывает число срабатываний первого блока 14 и второго блока 15 сравнения. Формирователь 18 импульсов совместно с элементом 22 совпадения обеспечивают сброс делителя 19 импульсов, если принятый блоком 9 управления информационный байт не относится к фреймовой кодовой комбинации. При заполнении делителя 19 импульсов на выходе его появляется сигнал, свидетельствующий, что в блок 9 управления поступила 11 9156 1 2007.04.30 фреймовая кодовая комбинация. Сигналом с выхода делителя 19 импульсов производится обнуление счетчика 20 импульсов. Счетчик 20 импульсов начинает отсчет своих состояний с нулевой кодовой комбинации. Счетчик 20 импульсов изменяет свое состояние под действием тактовой частоты, поступающей на его первый вход, так что кодовые комбинации управляющих сигналов, начиная с нулевой кодовой комбинации, поступают с выходов счетчика 20 на выходы блока 9 управления. Управляющие сигналы поступают на третьи входы блока 10 шифрации. В блоке 24 памяти блока 10 шифрации записаны байты, определяемые полиномом синхронного скремблера, то есть байты, соответствующие каждым последовательным восьми битам на выходе регистра синхронного скремблера. Так что на выходах блока 24 памяти формируются в параллельном коде байты шифрующей цифровой последовательности. Фреймовая цифровая последовательность, задержанная в блоке 23 задержки блока 10 шифрации, побайтно поступает на первые входы блока 25 сумматора по модулю два, на вторые входы которого побайтно поступает шифрующая цифровая последовательность. На выходе блока 25 сумматора по модулю два формируется шифрованная фреймовая цифровая последовательность. То есть, по сути, производится байтовое скремблирование фреймовой цифровой последовательности. Шифрованная фреймовая цифровая последовательность записывается в выходной блок 26 под действием тактовой частоты, поступающей на его первый вход, и со вторых выходов выходного блока 26 поступает на выход блока 10 шифрации. Шифрованная фреймовая цифровая последовательность побайтно в параллельном коде поступает с выходов блока 1 защиты информации на вторые входы блока 2 мультиплексора, на первый вход которого поступают импульсы тактовой частоты с первого выхода блока 1 защиты информации. В блоке 2 на втором выходе производится мультиплексирование цифровых последовательностей, действующих навторых входах, в одну фреймовую цифровую последовательность (состоящую изповторяющихся групп поодноименных блоков). Для входных потоков -1,8 и 77,76 МГц выходная фреймовая цифровая последовательность будет -4. На первом выходе мультиплексора формируются импульсы частоты синхронизации . Для -48622,08 МГц. Фреймовая цифровая последовательность -4 поступает на вход оптического передатчика 3. Оптический передатчик 3 обеспечивает выходной оптический стык и согласование с волоконно-оптическим кабелем, выдает сигналы шифрованной фреймовой последовательностив волоконно-оптический кабель. Приемная часть устройства работает следующим образом. Шифрованная фреймовая цифровая последовательностьпоступает в оптический приемник 4. Оптический приемник 4 обеспечивает входной оптический стык, согласование с волоконно-оптическим кабелем и принимает сигналы шифрованной фреймовой последовательностииз волоконно-оптического кабеля. В оптическом приемнике 4 производится также восстановление формы, длительности и преобразование уровня сигналов фрейма в цифровой вид, которые с выхода оптического приемника 4 поступают в блок 5 восстановления данных и синхронизации. Блок 5 обеспечивает выделение последовательности импульсов частоты синхронизациииз входной шифрованной битовой последовательности фреймов и привязку битов фреймов к импульсам частоты синхронизации. Шифрованная битовая последовательность фреймови импульсы частоты синхронизации поступают соответственно с первого и второго выходов блока 5 восстановления данных и синхронизации на первый и второй входы блока 6 демультиплексора. Блок 6 демультиплексора на вторых выходах обеспечивает демультиплексирование входной фреймовой цифровой последовательности (состоящей изповторяющихся групп поодноименных блоков) ввыходных фреймовых цифровых последовательностей. Для входного потока -48 и 622,08 МГц блок 6 демультиплексора формирует на восьми первых выходах выходные потоки -1. На первом выходе блока 6 демультиплексора формируются импульсы тактовой частоты , поступающие на первый вход блока 7 защиты информации. Для -1 тактовая частота/877,76 МГц. 12 9156 1 2007.04.30 Шифрованные последовательности фреймов, например -1 иерархии , организованные в байты в параллельном коде, поступают на вторые входы блока 7 защиты информации. В блоке 7 защиты производится дешифрация информации и понижение степени случайности структуры передаваемой фреймовой цифровой последовательности. В блоке 7 защиты информации поступающие шифрованные информационные байты записываются во входной блок 11 импульсами тактовой частоты, поступающими на его первый вход, и с выхода входного блока 11 поступают на блок 12 управления и блок 13 дешифрации в сопровождении тактовой частоты, действующей на первом выходе входного блока 11. В блоке 12 управления шифрованные информационные байты поступают на первый блок 27 и второй блок 28 сравнения. Первый источник 29 кода и второй источник 30 кода блока 12 управления обеспечивают выдачу соответственно первой и второй восьмиразрядной двоичной кодовой комбинации из состава шифрованной фреймовой кодовой комбинации. При наличии на вторых входах байта из состава шифрованной фреймовой кодовой комбинации первый блок 27 сравнения (второй блок 28 сравнения) срабатывает,стробируемый паузой тактовой частоты. На выходе первого блока 27 сравнения (второго блока 28 сравнения) появляется сигнал, который проходит на выход элемента 34 совпадения. Делитель 32 импульсов подсчитывает число срабатываний первого блока 27 и второго блока 28 сравнения. Формирователь 31 импульсов совместно с элементом 35 совпадения обеспечивают сброс делителя 32 импульсов, если принятый блоком 12 управления шифрованный информационный байт не относится к шифрованной фреймовой кодовой комбинации. При заполнении делителя 32 импульсов на выходе его появляется сигнал,свидетельствующий, что в блок 12 управления поступила шифрованная фреймовая кодовая комбинация. Сигналом с выхода делителя 32 импульсов производится обнуление счетчика 33 импульсов. Счетчик 33 импульсов начинает отсчет своих состояний с нулевой кодовой комбинации. Счетчик 33 импульсов изменяет свое состояние под действием тактовой частоты, поступающей на его первый вход, так что кодовые комбинации управляющих сигналов, начиная с нулевой кодовой комбинации, поступают с выходов счетчика 20 на выходы блока 12 управления. Управляющие сигналы поступают на третьи входы блока 13 дешифрации. В блоке 37 памяти блока 13 дешифрации записаны байты, определяемые полиномом синхронного скремблера, то есть байты, соответствующие каждым последовательным восьми битам на выходе регистра синхронного скремблера. Так что на выходах блока 37 памяти формируются байты в параллельном коде дешифрующей цифровой последовательности. Шифрованная фреймовая цифровая последовательность, задержанная в блоке 36 задержки блока 13 дешифрации, побайтно поступает на первые входы блока 38 сумматора по модулю два, на вторые входы которого побайтно поступает дешифрующая цифровая последовательность. На выходе блока 38 сумматора по модулю два формируется дешифрованная фреймовая цифровая последовательность. То есть, по сути, производится байтовое дескремблирование фреймовой цифровой последовательности. Дешифрованная фреймовая цифровая последовательность записывается в выходной блок 39, под действием тактовой частоты, поступающей на его первый вход, и со вторых выходов выходного блока 39 поступает на вторые выходы блока 13 шифрации в сопровождении импульсов тактовой частоты, действующих на первом выходе блока 13 шифрации. Дешифрованные в блоке 7 защиты информации цифровые последовательности фреймов, например -1 иерархии , организованные в байты, в параллельном коде поступают на вторые выходы приемной части устройства в сопровождении импульсов тактовой частоты, поступающих на его первый выход с первого выхода блока 7 защиты информации. В предлагаемом устройстве обеспечивается повышенная степень защиты информации за счет высокой степени случайности структуры передаваемой фреймовой последовательности. Структура передаваемой фреймовой цифровой последовательности шифруется в блоке 1 защиты информации передающей части устройства и дешифрируется в блоке 7 13 9156 1 2007.04.30 защиты информации приемной части так, что в линии связи имеет случайный характер, и вероятность появления битов 1 и 0 примерно равна. Поэтому при несанкционированном доступе к передаваемой информации, например путем съема фреймовой цифровой последовательности из линии связи, информация не может быть восстановлена без знания алгоритма работы блока 1 защиты информации. В то время как в прототипе, при несанкционированном доступе к передаваемой информации, информация восстанавливается по известной структуре фреймовой последовательности, регламентированной рекомендациями - (для иерархиирекомендация .707), и следовательно прототип имеет низкую степень защиты информации. Источники информации 1. Шитиков А. Оптоволоконные линии и связь //. - 2002. -4. - С. 61 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 14