Внутрисхемный эмулятор

(12) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ(71) Заявитель Учреждение образования Гомельский государственный университет им. Франциска Скорины(72) Авторы Федорцов Алексей Олегович Долинский Михаил Семенович(73) Патентообладатель Учреждение образования Гомельский государственный университет им. Франциска Скорины(57) 1. Внутрисхемный эмулятор, содержащий интерфейс системы проектирования, блок регистров адреса, блок управления, блок памяти, блок прерываний, коммутатор данных, блок интерфейса отлаживаемой системы, причем информационный вход-выход интерфейса системы проектирования соединен с информационным входом блока регистров адреса, с информационным входом блока управления, с информационным входом-выходом блока прерываний и с первым информационным входом-выходом коммутатора данных, а управляющий выход интерфейса системы проектирования соединен с соответствующим входом блока управления,выходы блока регистров адреса соединены с адресными входами блока памяти и блока прерываний, информационный вход-выход блока памяти соединен со вторым информационным входом-выходом коммутатора данных, соответствующие выходы блока управления соединены с 5454 1 управляющими входами блока памяти и коммутатора данных, информационный вход-выход интерфейса отлаживаемой системы соединен с третьим информационным входом-выходом коммутатора данных, соответствующие входы и выходы блока интерфейса отлаживаемой системы являются входами и выходами эмулятора для подключения к входам и выходам отлаживаемой системы, отличающийся тем, что содержит блок распределения сигналов записи/чтения, элемент И, регистр команд, регистр результатов и второй блок регистров адреса,причем соответствующие выходы блока управления соединены с управляющими входами блока регистров адреса, блока прерываний и блока интерфейса отлаживаемой системы, выход блока прерываний соединен с соответствующим входом блока интерфейса отлаживаемой системы,входы элемента И соединены с соответствующими выходами блока управления и блока распределения сигналов записи/чтения, выход элемента И соединен с соответствующим адресным входом блока памяти, адресные входы блока распределения сигналов записи/чтения соединены с соответствующими выходами первого и второго блоков регистров адреса, управляющие входы блока распределения сигналов записи/чтения соединены с соответствующими выходами блока прерываний и блока интерфейса отлаживаемой системы, а выходы - с соответствующими входами блока управления, регистра команд, регистра результатов и блока интерфейса отлаживаемой системы, управляющие входы регистра команд и регистра результатов соединены с соответствующими выходами блока управления, информационный вход регистра команд и информационный выход регистра результатов соединены с информационным входом-выходом системы проектирования, информационный выход регистра команд и информационный вход регистра результатов соединены с информационным входом-выходом блока интерфейса отлаживаемой системы, информационный вход второго блока регистров адреса соединен с информационным входом-выходом блока интерфейса отлаживаемой системы, выходы второго блока регистров адреса соединены с соответствующими адресными входами блока памяти и блока прерываний, управляющие входы второго блока регистров адреса соединены с соответствующими выходами блока интерфейса отлаживаемой системы и блока управления. 2. Эмулятор по п. 1, отличающийся тем, что блок распределения сигналов записи/чтения выполнен в виде первого элемента И, первого элемента ИЛИ, второго элемента И, второго элемента ИЛИ и демультиплексора, а блок прерываний выполнен в виде блока памяти точек останова/распределения адресов, буфера и элемента И, причем в блоке распределения сигналов управления чтением/записью входы первого элемента И являются адресными входами блока, выход первого элемента И соединен с соответствующими входами первого элемента ИЛИ и демультиплексора, выход первого элемента ИЛИ соединен с соответствующим входом демультиплексора, второй вход первого элемента ИЛИ, входы второго элемента И, второго элемента ИЛИ и информационные входы демультиплексора являются управляющими входами блока распределения сигналов записи/чтения, выходы демультиплексора, второго элемента И и второго элемента ИЛИ являются выходами блока распределения сигналов записи/чтения, а в блоке прерываний адресный вход блока памяти точек останова/распределения адресов является адресным входом блока прерываний,управляющий вход блока памяти точек останова/распределения адресов, управляющий вход буфера и первый вход элемента И являются управляющими входами блока прерываний, информационный вход-выход блока памяти точек останова/распределения адресов соединен с первым информационным входом-выходом буфера исо вторым входом элемента И, второй информационный вход-выход буфера является информационным входомвыходом блока прерываний, выход элемента И и соответствующие разряды информационного входа-выхода блока памяти точек останова/распределения адресов являются выходами блока прерываний. 5454 11615715 1, 1990.5630102 , 1997.4954942 , 1990. Изобретение относится к вычислительной технике и предназначено для отладки микропроцессорных систем, построенных на базе однокристальных микроконтроллеров, например, семейства 51. Известен внутрисхемный эмулятор, содержащий блок памяти отлаживаемой программы, блок прерывания, блок интерфейса отлаживаемой системы, соответствующие входы и выходы блока интерфейса отлаживаемой системы являются входами и выходами эмулятора для подключения к входам и выходам отлаживаемой системы 1. Известный эмулятор не обеспечивает достаточно быструю отладку сложных программно-аппаратных комплексов в силу ограниченных возможностей задания точек останова, а также необходимости многократного повторения записи в память эмулятора служебных программ. Наиболее близким к заявляемому является внутрисхемный эмулятор, содержащий интерфейс системы проектирования, блок регистров адреса, блок управления, блок памяти, блок прерываний, коммутатор данных, блок интерфейса отлаживаемой системы, в которых информационный вход-выход интерфейса системы проектирования соединен с информационным входом блока регистров адреса, с информационным входом блока управления, с информационным входом-выходом блока прерываний и с первым информационным входом-выходом коммутатора данных, а управляющий выход интерфейса системы проектирования соединен с соответствующим входом блока управления, выходы блока регистров адреса соединены с адресными входами блока памяти и блока прерываний, информационный вход-выход блока памяти соединен со вторым информационным входом-выходом коммутатора данных, соответствующие выходы блока управления соединены с управляющими входами блока памяти и коммутатора данных, информационный вход-выход интерфейса отлаживаемой системы соединен с третьим информационным входом-выходом коммутатора данных, соответствующие входы и выходы блока интерфейса отлаживаемой системы являются входами и выходами эмулятора для подключения к входам и выходам отлаживаемой системы 2. В известном эмуляторе применен метод трассировки с ограниченным числом точек останова. Ограничение числа точек останова обусловлено особенностями организации и недостаточным объемом памяти для их хранения. Кроме того, известное устройство не позволяет эмулировать память данных, так как не имеет соответствующих технических средств. Между тем, при решении сложных программно-аппаратных проблем часто возникает необходимость эмуляции памяти данных. При обмене информации между системой проектирования и интерфейсом отлаживаемой системы необходимо многократная перезапись служебных программ в блок памяти вспомогательных процедур, что ограничивает быстродействие эмулятора. В силу методических ограничений в известном эмуляторе не может быть реализован пошаговый режим отладки. Вышеуказанные причины не позволяют ускорить отладку программно-аппаратных систем, в том числе сложных,имеющих множественные ошибки, допущенные при разработке, и являются причинами ограничения функциональных возможностей известного эмулятора. Блок управления в известном эмуляторе включает регистр управления, блок управления записью/чтением,коммутатор состояния, блок микропрограммного управления, блок формирования команды холостого цикла работы. При этом блок формирования холостого цикла работы тесно связан с системой команд микроконтроллеров семейства 51 (8051), что лишает возможности модифицировать эмулятор для работы с микроконтроллерами других семейств. Изобретение решает задачу создания внутрисхемного эмулятора. 5454 1 Технический результат, достигаемый изобретением, заключается в возможности ускорения процесса отладки программно-аппаратных комплексов и в расширении функциональных возможностей. Дополнительный технический результат заключается в упрощении конструкции эмулятора, а также в возможности использования для его реализации распространенных и доступных элементов. Достижение технического результата обеспечивается тем, что во внутрисхемном эмуляторе, содержащем интерфейс системы проектирования, блок регистров адреса, блок управления, блок памяти, блок прерываний, коммутатор данных, блок интерфейса отлаживаемой системы,в которых информационный вход-выход интерфейса системы проектирования соединен с информационным входом блока регистров адреса, с информационным входом блока управления, с информационным входом - выходом блока прерываний и с первым информационным входом-выходом коммутатора данных, а управляющий выход интерфейса системы проектирования соединен с соответствующим входом блока управления, выходы блока регистров адреса соединены с адресными входами блока памяти и блока прерываний,информационный вход-выход блока памяти соединен со вторым информационным входомвыходом коммутатора данных, соответствующие выходы блока управления соединены с управляющими входами блока памяти и коммутатора данных, информационный входвыход интерфейса отлаживаемой системы соединен с третьим информационным входомвыходом коммутатора данных, соответствующие входы и выходы блока интерфейса отлаживаемой системы являются входами и выходами эмулятора для подключения к входам и выходам отлаживаемой системы, дополнительно введены блок распределения сигналов записи/чтения, элемент И, регистр команд, регистр результатов и второй блок регистров адреса, в которых соответствующие выходы блока управления соединены с управляющими входами блока регистров адреса, блока прерываний и блока интерфейса отлаживаемой системы, выход блока прерываний соединен с соответствующим входом блока интерфейса отлаживаемой системы, входы элемента И соединены с соответствующими выходами блока управления и блока распределения сигналов записи/чтения, выход элемента И соединен с соответствующим адресным входом блока памяти, адресные входы блока распределения сигналов записи/чтения соединены с соответствующими выходами первого и второго блоков регистров адреса, управляющие входы блока распределения сигналов записи/чтения соединены с соответствующими выходами блока прерываний и блока интерфейса отлаживаемой системы, а выходы - с соответствующими входами блока управления, регистра команд,регистра результатов и блока интерфейса отлаживаемой системы, управляющие входы регистра команд и регистра результатов соединены с соответствующими выходами блока управления, информационный вход регистра команд и информационный выход регистра результатов соединены с информационным входом-выходом системы проектирования, информационный выход регистра команд и информационный вход регистра результатов соединены с информационным входом-выходом блока интерфейса отлаживаемой системы,информационный вход второго блока регистров адреса соединен с информационным входом-выходом блока интерфейса отлаживаемой системы, выходы второго блока регистров адреса соединены с соответствующими адресными входами блока памяти и блока прерываний, управляющие входы второго блока регистров адреса соединены с соответствующими выходами блока интерфейса отлаживаемой системы и блока управления. Кроме того, блок распределения сигналов записи/чтения выполнен в виде первого элемента И, первого элемента ИЛИ, второго элемента И, второго элемента ИЛИ и демультиплексора, а блок прерываний выполнен в виде блока памяти точек останова/распределения адресов, буфера и элемента И, причем в блоке распределения сигналов управления чтением/записью входы первого элемента И являются адресными входами блока, выход первого элемента И соединен с соответствующими входами первого элемента ИЛИ и демультиплексора, выход первого элемента ИЛИ соединен с соответствующим входом демультиплексора, второй вход первого элемента ИЛИ, входы второго элемента И, второго элемента ИЛИ и информацион 4 5454 1 ные входы демультиплексора являются управляющими входами блока распределения сигналов записи/чтения, выходы демультиплексора, второго элемента И и второго элемента ИЛИ являются выходами блока распределения сигналов записи/чтения, а в блоке прерываний адресный вход блока памяти точек останова/распределения адресов является адресным входом блока прерываний, управляющий вход блока памяти точек останова/распределения адресов, управляющий вход буфера и первый вход элемента И являются управляющими входами блока прерываний, информационный вход-выход блока памяти точек останова/распределения адресов соединен с первым информационным входом - выходом буфера и со вторым входом элемента И, второй информационный вход-выход буфера является информационным входом-выходом блока прерываний, выход элемента И и соответствующие разряды информационного входа-выхода блока памяти точек останова/распределения адресов являются выходами блока прерываний. Согласно изобретению в предлагаемом внутрисхемном эмуляторе применен метод прерывания отлаживаемой программы для контроля за процессом ее выполнения и диагностики промежуточных результатов. Для этого используется один из входов эмулирующего однокристального микроконтроллера и соответствующий вектор прерывания, а также небольшая часть адресного пространства памяти программ, служащая для размещения служебной программы-монитора. При этом вектор прерывания указывает на начало монитора. Эмулятор снабжен памятью точек останова, достаточной для установки точек останова на любых доступных пользователю адресах памяти программ. Это значительно ускоряет процесс отладки сложных программ, поскольку становится возможным контролировать выполнение отдельных мелких участков программы без многократных ее прогонов с переустановкой точек останова. По достижению отлаживаемой программой точки останова вырабатывается воздействие в виде сигнала прерывания, и микроконтроллер переходит к выполнению монитора. Монитор реализован в виде единой резидентной программы, постоянно находящейся в памяти эмулятора. Монитор позволяет производить чтение внутренних регистров микроконтроллера (в том числе указателя стека и счетчика команд), а также внешних ресурсов (памяти, устройств ввода-вывода). Для обмена информацией между системой проектирования и эмулирующим микроконтроллером применяются специальные регистры. В один из регистров система проектирования последовательно заносит команды (какое действие и с каким регистром необходимо выполнить), в другой регистр эмулирующий микроконтроллер заносит результаты выполнения этих команд, которые затем считываются системой проектирования и анализируются пользователем. Таким образом, нет необходимости постоянно перезаписывать монитор в память, что приводит к увеличению быстродействия эмулятора. Для обращения к этим регистрам эмулирующий микроконтроллер формирует команды обращения к внешней памяти данных по определенным адресам. Монитор также обеспечивает перевод микроконтроллера в режим холостого хода. При этом выполнение программ приостанавливается до подачи на вход микроконтроллера сигнала прерывания. Пока микроконтроллер находится в режиме холостого хода, система проектирования имеет возможность чтения и модификации памяти программ, данных, точек останова. Этим достигается дополнительная гибкость процесса отладки. Весьма полезным для отладки является пошаговый режим, который позволяет выполнять отлаживаемую программу по отдельным командам и после каждой команды контролировать состояние системы. Для организации пошагового режима используется свойство микроконтроллеров выполнять очередную команду основной программы между вызовами подпрограммы обработки прерывания при постоянно поданном на соответствующий вход микроконтроллера запросе прерывания. Для имитации отлаживаемой системы предложенное устройство содержит память данных, которая позволяет эмулировать работу микроконтроллера с внешними относительно микроконтроллера ячейками памяти данных пользователя или устройствами ввода 5 5454 1 вывода пользователя. Это может избавить от необходимости изготовления макетных образцов разрабатываемого пользователем устройства на ранних стадиях проектирования. Для обеспечения возможности эмуляции различных семейств микроконтроллеров и постоянных запоминающих устройств блок интерфейса отлаживаемой системы выполнен на конкретном целевом микроконтроллере данного семейства. На фиг. 1 приведена структурная схема внутрисхемного эмулятора на фиг. 2 - структурная схема блока распределения сигналов записи/чтения на фиг. 3 - структурная схема блока прерываний. Внутрисхемный эмулятор содержит блок 1 регистров адреса, блок 2 управления, элемент И 3, блок 4 памяти, блок 5 распределения сигналов записи/чтения, блок 6 прерываний, коммутатор 7 данных, регистр 8 команд, регистр 9 результатов, второй блок 10 регистров адреса, блок 11 интерфейса отлаживаемой системы, причем информационный входвыход интерфейса системы проектирования соединен с информационным входом блока 1 регистров адреса, с информационным входом блока 2 управления, с информационным входом-выходом блока 6 прерываний и с первым информационным входом-выходом коммутатора 7 данных, а управляющий выход интерфейса системы проектирования соединен с соответствующим входом блока 2 управления, выходы блока 1 регистров адреса соединены с адресными входами блока 4 памяти и блока 6 прерываний, информационный вход-выход блока 4 памяти соединен со вторым информационным входом -выходом коммутатора 7 данных, соответствующие выходы блока 2 управления соединены с управляющими входами блока 4 памяти и коммутатора 7 данных, информационный вход-выход интерфейса 11 отлаживаемой системы соединен с третьим информационным входомвыходом коммутатора 7 данных, соответствующие входы и выходы блока 11 интерфейса отлаживаемой системы являются входами и выходами эмулятора для подключения к входам и выходам отлаживаемой системы, соответствующие выходы блока 2 управления соединены с управляющими входами блока 1 регистров адреса, блока 6 прерываний и блока 11 интерфейса отлаживаемой системы, выход блока 6 прерываний соединен с соответствующим входом блока 11 интерфейса отлаживаемой системы, входы элемента И 3 соединены с соответствующими выходами блока 2 управления и блока 5 распределения сигналов записи/чтения, выход элемента И 3 соединен с соответствующим адресным входом блока 4 памяти, адресные входы блока 5 распределения сигналов записи/чтения соединены с соответствующими выходами блока 1 регистров адреса и второго блока 10 регистров адреса, управляющие входы блока 5 распределения сигналов записи/чтения соединены с соответствующими выходами блока 6 прерываний и блока 11 интерфейса отлаживаемой системы, а выходы - с соответствующими входами блока 2 управления, регистра 8 команд, регистра 9 результатов и блока 11 интерфейса отлаживаемой системы, управляющие входы регистра 8 команд и регистра 9 результатов соединены с соответствующими выходами блока 2 управления, информационный вход регистра 8 команд и информационный выход регистра 9 результатов соединены с информационным входом-выходом системы проектирования, информационный выход регистра 8 команд и информационный вход регистра 9 результатов соединены с информационным входом-выходом блока 11 интерфейса отлаживаемой системы, информационный вход второго блока 10 регистров адреса соединен с информационным входом-выходом блока 11 интерфейса отлаживаемой системы, выходы второго блока 10 регистров адреса соединены с соответствующими адресными входами блока 4 памяти и блока 6 прерываний, управляющие входы второго блока 10 регистров адреса соединены с соответствующими выходами блока 11 интерфейса отлаживаемой системы и блока 2 управления. К интерфейсу системы проектирования подключается инструментальная ЭВМ. В качестве интерфейса системы проектирования выбран параллельный интерфейссовместимых компьютеров, поддерживающий двунаправленную передачу данных (режим ЕРР). Блок 1 регистров адреса предназначен для хранения адресов ячеек памяти, выстав 6 5454 1 ляемых системой проектирования. Блок 1 регистров имеет управляющие входы, разрешающие запись с информационного входа и выдачу адресов на выходы. Для общего управления работой эмулятора служит блок 2 управления. В состав блока 2 управления входит регистр, служащий для фиксации воздействий, поступающих из системы проектирования, дешифратор, используемый для адресации блоков эмулятора, доступных для обращения с системы проектирования и логические схемы, которые распределяют управляющие сигналы между блоками эмулятора. Информационный вход регистра является информационным входом блока 2 управления, входы дешифратора и логических элементов являются управляющими входами блока 2 управления, его выходами являются выходы регистра, дешифратора и логических элементов. Блок 4 памяти предназначен для хранения отлаживаемой программы, служебной программы-монитора и данных, задаваемых пользователем. На адресные входы блока 4 памяти подаются адреса ячеек, на управляющие входы-сигналы разрешения записи или чтения, через информационный вход-выход передается информация, записываемая в соответствующие ячейки или читаемая из них. Для выбора между памятью программ и памятью данных служит элемент И 3. На входах элемента И 3 присутствуют сигналы записи/чтения памяти данных и управляющий сигнал, а на его выходе - старший разряд адреса. Блок 5 распределения сигналов записи/чтения распределяет управляющие сигналы, вырабатываемые блоком 11 интерфейса отлаживаемой системы для обращения к памяти программ и памяти данных, между блоками внутри эмулятора и ресурсами отлаживаемой системы, исходя из текущего адреса и заданного пользователем расположения ячейки с этим адресом. Блок 6 прерываний предназначен для хранения точек останова, информации о распределении конкретных адресов памяти программ и данных между эмулятором и отлаживаемой системой, а также для выработки сигнала прерывания по достижению точки останова либо по сигналу с блока 2 управления. Перечисленные сигналы появляются на выходах блока 6 прерываний. На адресные входы блока 6 прерываний подается адрес, которому соответствуют точка останова и информация о расположении ячеек памяти программ и данных, им адресуемых, на управляющие входы подаются сигналы разрешения записи/чтения и принудительного останова. Информационный вход-выход блока 6 прерываний предназначен для передачи и контроля информации о точках останова и распределении адресов из системы проектирования. Коммутатор 7 данных служит для разграничения доступа системы проектирования и блока 11 интерфейса отлаживаемой системы к блоку 4 памяти. На управляющие входы коммутатора 7 данных поступают сигналы, разрешающие прохождение информации между его первым и вторым или между третьим и вторым информационными входамивыходами. Регистр 8 команд и регистр 9 результатов предназначены для организации обмена информацией между системой проектирования и блоком 11 интерфейса отлаживаемой системы при выполнении монитора. На их управляющие входы подаются сигналы,разрешающие фиксацию информации с информационных входов этих регистров и ее выдачу на выходы. При помощи второго блока 10 регистров адреса блок 11 интерфейса отлаживаемой системы адресует доступные ему ресурсы эмулятора. Назначение его входов и выходов аналогично назначению соответствующих входов и выходов блока 1 регистров адреса. Блок 11 интерфейса отлаживаемой системы служит для выполнения программ и обеспечения интерфейса отлаживаемой системы. Через информационные входы-выходы блока 11 интерфейса отлаживаемой системы в различные моменты времени передается информация об адресах ячеек памяти программ/данных и их содержимом, на выходах появляются сигналы, управляющие чтением/записью ячеек памяти, а на управляющие входы подаются сигналы сброса, прерывания и записи/чтения памяти программ и данных, содержащейся в отлаживаемой системе. Внутрисхемный эмулятор работает следующим образом. В начале сеанса работы происходит инициализация блоков эмулятора. Для этого в регистр блока 2 управления система проектирования посылает специальную команду. Под 7 5454 1 воздействием этой на выходах блока 2 управления появляются сигналы, которые переводят регистры второго блока 10 регистров адреса в высокоимпедансное состояние, разрешают работу регистрам блока 1, подают высокий уровень на соответствующий вход элемента И 3 и производят сброс блока 11 интерфейса отлаживаемой системы. После этого из системы проектирования в блок 4 памяти побайтно записываются коды отлаживаемой программы, коды монитора и данные, предварительно заданные пользователем. При этом в регистры блока 1 записываются младшие и старшие байты адреса, коды программ и данных поступают через коммутатор 7 данных в соответствующие ячейки блока 4 памяти. При необходимости записи в память данных с блока 2 управления на один из входов элемента И 3 поступает сигнал низкого уровня, а с его выхода - на старший адресный вход блока 4 памяти. Все операции по чтению/записи памяти осуществляются при помощи соответствующих сигналов, поступающих с выходов блока 2 управления на соответствующие блоки. После выполнения этих операций устройство готово к выполнению отлаживаемой программы. Выполнение отлаживаемой программы может выполняться в одном из двух режимов в режиме реального времени с точками останова и в пошаговом режиме. Для выполнения программы в режиме реального времени с точками останова система проектирования заносит в регистр блока 2 управления соответствующую команду. Под воздействием сигналов, вырабатываемых блоком 2 управления, регистры блока 1 переводятся в высокоимпедансное состояние, активизируется второй блок 10 регистров адреса,блок 11 интерфейса отлаживаемой системы переводится в активное состояние путем снятия сигнала сброса и начинается выполнение отлаживаемой программы. При этом текущий адрес, выставляемый блоком 11 интерфейса отлаживаемой системы, фиксируется на выходах второго блока 10 регистров адреса, откуда поступает на адресные входы блока 4 памяти, блока 5 распределения сигналов записи/чтения и блока 6 прерываний. Блок 11 интерфейса отлаживаемой системы вырабатывает сигнал чтения памяти программ (РМЕ),который поступает на первый вход блока 5 распределения сигналов записи/чтения. На второй вход блока 5 распределения сигналов записи/чтения подается сигналс соответствующего выхода блока 6 прерываний. В зависимости от состояния этого разряда на первом выходе блока 5 распределения сигналов записи/чтения вырабатывается сигнал низкого уровня(поступает на вход блока 2 управления) или на втором выходе блока 5 распределения сигналов записи/чтения вырабатывается сигнал низкого уровня ЕРМЕ(поступает на вход блока 11 интерфейса отлаживаемой системы) и выбирается команда из блока 4 памяти либо из памяти программ отлаживаемой системы соответственно. Если в процессе выполнения отлаживаемой программы встречаются команды обращения к внешней памяти данных, блок 11 интерфейса отлаживаемой системы вырабатывает соответствующие сигналы записи/чтения ( и ), которые поступают соответственно на третий и четвертый входы блока 5 распределения сигналов записи/чтения. На пятый вход блока 5 распределения сигналов записи/чтения с соответствующего выхода блока 6 прерываний (сигнал ) подается информация о том, где расположена адресуемая ячейка - в блоке 4 памяти (соответствует сигнал 0) или в отлаживаемой системе (1), а на шестой вход блока 5 распределения сигналов записи/чтения подаются старшие разряды шины адреса. Если ячейка находится в блоке 4 памяти, на соответствующем выходе блока 5 распределения сигналов записи/чтения вырабатывает сигнал низкого уровня ( или), который поступает на один из входов элемента И 3 и на соответствующий вход блока 2 управления. С выхода элемента И 3 сигнал низкого уровня подается на старший адресный вход (А 16) блока 4 памяти, разрешая обращение к участку, где хранятся данные. Если ячейка находится в отлаживаемой системе, на пятый вход блока 5 распределения сигналов записи/чтения подается сигнал высокого уровня, и с его соответствующего выхода сигнал записи/чтения низкого уровня ( или ) поступает на соответствующий вход блока 11 интерфейса отлаживаемой системы. Если происходит обращение к об 8 5454 1 ласти памяти данных в диапазоне адресов, соответствующем расположению программы монитора, на шестой вход блока 5 распределения сигналов записи/чтения поступают соответствующие адресные сигналы, при этом в зависимости от проводимой операции сигнал записиили чтенияс его выхода поступает соответственно на регистр 9 результатов или на регистр 8 команд. Соответствующая область адресного пространства памяти данных адресует, таким образом, регистр 8 команд и регистр 9 результатов. Размер этой области определяется разрядностью шестого входа блока 5 распределения сигналов записи/чтения. Следует отметить, что блок 5 распределения сигналов записи/чтения может быть реализован одним из известных способов или их комбинацией. Например, с использованием демультиплексора или шифратора-дешифратора или постоянного запоминающего устройства или представлением в виде дизъюнктивно-нормальной формы. Наиболее выгодным способом реализации блока 5 распределения сигналов записи/чтения с точки зрения упрощения логической структуры (конструкции) эмулятора, а также в обеспечении возможности использования распространенных и доступных элементов является следующий вариант (фиг. 2). Блок 5 распределения сигналов записи/чтения содержит первый элемент И 12, первый элемент ИЛИ 13, демультиплексор 14, второй элемент И 15, второй элемент ИЛИ 16, причем входы первого элемента И 12 являются адресными входами блока 5 распределения сигналов записи/чтения, выход первого элемента И 12 соединен с соответствующими входами первого элемента ИЛИ 13 и демультиплексора 14, выход первого элемента ИЛИ 13 соединен с соответствующим входом демультиплексора 14, второй вход первого элемента ИЛИ 13, входы второго элемента И 15, второго элемента ИЛИ 16 и информационные входы демультиплексора 14 являются управляющими входами блока 5 распределения сигналов записи/чтения, выходы демультиплексора 14, второго элемента И 15 и второго элемента ИЛИ 16 являются выходами блока 5 распределения сигналов записи/чтения. Оценка конструкции блока 5, выполненного на логических элементах И, ИЛИ и демультиплексоре, по сравнению с другими вариантами, показывает, что достигается наиболее простое и надежное в работе конструктивное решение как блока 5, так и эмулятора. Блок 6 прерываний в этом случае может быть выполнен следующим образом (фиг. 3). Блок 6 содержит блок 17 памяти точек останова/распределения адресов, буфер 18, элемент И 19, причем адресный вход блока 17 памяти точек останова/распределения адресов является адресным входом блока 6 прерываний, управляющий вход блока 17 памяти точек останова/распределения адресов, управляющий вход буфера 18 и первый вход элемента И 19 являются управляющими входами блока 6 прерываний, информационный вход-выход блока 17 памяти точек останова/распределения адресов соединен с первым информационным входом - выходом буфера 18 и со вторым входом элемента И 19, второй информационный вход-выход буфера 18 является информационным входом-выходом блока 6 прерываний, выход элемента И 19 и соответствующие разряды информационного входа-выхода блока 17 памяти точек останова/распределения адресов являются выходами блока 6 прерываний. Перед началом работы в блок 17 памяти точек останова/распределения адресов блока 6 прерываний через буфер 18 записывается информация о расположении точек останова и распределении памяти программ и памяти данных между эмулятором и отлаживаемой системой. При этом соответствующие адреса выставляются системой проектирования в блок 1 регистров адреса. Если по адресу должна быть установлена точка останова, в соответствующий разряд блока 17 памяти точек останова/распределения адресов записывается 0, если нет - 1. При работе программы в режиме реального времени с точками останова система проектирования заносит в регистр блока 2 управления соответствующую команду. Под воздействием сигналов, вырабатываемых блоком 2 управления, регистры блока 1 переводят 9 5454 1 ся в высокоимпедансное состояние, активизируется второй блок 10 регистров адреса, блок 11 интерфейса отлаживаемой системы переводится в активное состояние путем снятия сигнала сброса и начинается выполнение отлаживаемой программы. При этом текущий адрес, выставляемый блоком 11 интерфейса отлаживаемой системы, фиксируется на выходах второго блока 10 регистров адреса, откуда поступает на адресные входы блока 4 памяти, блока 5 распределения сигналов записи/чтения и блока 6 прерываний. Блок 11 интерфейса отлаживаемой системы вырабатывает сигнал чтения памяти программ (РМЕ),который поступает на инверсный вход второго элемента И 15 и на первый вход второго элемента ИЛИ 16 блока 6 прерываний. На неинверсный вход второго элемента И 15 и на второй вход второго элемента ИЛИ 16 подается сигналс соответствующего разряда информационного входа-выхода блока 17 памяти точек останова/распределения адресов. В зависимости от состояния этого разряда на инверсном выходе второго элемента И 15 вырабатывается сигнал низкого уровня(поступает на вход блока 2 управления) или на выходе второго элемента ИЛИ 16 вырабатывается сигнал низкого уровня ЕРМЕ (поступает на вход блока 11 интерфейса отлаживаемой системы) и выбирается команда из блока 4 памяти либо из памяти программ отлаживаемой системы соответственно. В блоке 17 памяти точек останова/распределения адресов должна применяться быстродействующая память (время доступа 10-15 нс.). Если в процессе выполнения отлаживаемой программы встречаются команды обращения к внешней памяти данных, блок 11 интерфейса отлаживаемой системы вырабатывает соответствующие сигналы записи/чтения ( и ), которые поступают на информационные входы демультиплексора 14, а на его первый адресный вход с выхода первого элемента И 12 поступает сигнал 1,если текущий адрес соответствует регистрам 8 команд и 9 результатов или 0 в противном случае. На второй адресный вход демультиплексора 14 поступает сигнал с выхода первого элемента ИЛИ 13, на первый вход которого поступает сигнал с выхода первого элемента И 12, а на второй с соответствующего выхода блока 6 прерываний (сигнал) подается информация о том, где расположена адресуемая ячейка - в блоке 4 памяти (соответствует сигнал 0) или в отлаживаемой системе (1). Если ячейка находится в блоке 4 памяти, демультиплексор 14 блока 5 распределения сигналов записи/чтения вырабатывает соответствующий сигнал низкого уровня ( или ), который поступает на один из входов элемента И 3 и на соответствующий вход блока 2 управления. С выхода элемента И 3 сигнал низкого уровня подается на старший адресный вход (А 16) блока 4 памяти, разрешая обращение к участку, где хранятся данные. Если ячейка находится в отлаживаемой системе, на второй адресный вход демультиплексора 14 подается сигнал высокого уровня, и с его выхода сигнал записи/чтения низкого уровня( или ) поступает на соответствующий вход блока 11 интерфейса отлаживаемой системы. Если происходит обращение к области памяти данных в верхнем диапазоне адресов, на входы первого элемента И 12 поступают адресные сигналы высокого уровня, соответственно с выходов первого элемента И 12 и первого элемента ИЛИ 13 сигналы высокого уровня поступают на адресные входы демультиплексора 14, при этом в зависимости от проводимой операции сигнал записиили чтенияс его выхода поступает соответственно на регистр 9 результатов или на регистр 8 команд. Старшая область адресного пространства памяти данных адресует, таким образом, регистр 8 команд и регистр 9 результатов. Размер этой области определяется числом входов первого элемента И 12. Если текущему адресу выполняемой команды в блоке 6 прерываний сопоставлена точка останова, сигнал низкого уровня с соответствующего разряда информационного входа-выхода блока 17 памяти точек останова/распределения адресов поступает на элемент И 19, а с его выхода - на вход прерывания блока 11 интерфейса отлаживаемой системы (сигнал ). Происходит вызов монитора. В начале работы монитора в стек заносятся аккумулятор и рабочие регистры, используемые для нужд монитора. Далее в регистр 9 результатов с блока 11 интерфейса отлажи 10 5454 1 ваемой системы записывается информация о начале работы монитора, и монитор переходит в режим ожидания команды. Система проектирования постоянно опрашивает регистр 9 результатов и, как только там появляется информация о начале работы монитора, начинает задавать последовательность команд в регистр 8 команд. Для информирования блока 11 интерфейса отлаживаемой системы о поступлении очередной команды система проектирования при помощи блока 2 управления и элемента И 19 инвертирует сигнална входе прерывания блока 11. Монитор периодически опрашивает вход прерывания и по изменению его состояния определяет наличие в регистре 8 команд очередной команды. Основные типы команд - чтение регистра микроконтроллера, запись в регистр микроконтроллера, чтение внешней памяти, запись во внешнюю память, перевод в режим холостого хода, возврат из режима холостого хода, возврат к выполнению отлаживаемой программы в реальном времени с точками останова, возврат к выполнению отлаживаемой программы в пошаговом режиме. Текущее состояние счетчика команд при вызове монитора сохраняется в стеке, таким образом, возможно его чтение и модификация как внутреннего регистра микроконтроллера. После выполнения необходимых операций по чтению и модификации состояния системы, происходит возврат на прерванную программу пользователя. При этом вход прерывания блока 11 интерфейса отлаживаемой системы переводится в состояние высокого уровня и сохраняет это состояние до следующей точки останова. Если пользователь желает проследить за выполнением отдельного участка отлаживаемой программы более подробно, он может воспользоваться пошаговым режимом отладки. В этом случае нет необходимости задавать множество точек останова, поскольку отлаживаемая программа будет выполняться по отдельным командам. В итоге экономится время и повышается удобство работы. Выполнение программы пользователя в пошаговом режиме осуществляется аналогично описанному выше, за исключением того, что при возврате в отлаживаемую программу вход прерывания блока 11 интерфейса отлаживаемой системы удерживается в состоянии низкого уровня при помощи соответствующего выхода блока 2 управления и элемента И 19 и, после выполнения очередной команды отлаживаемой программы, происходит вызов монитора. Для корректной работы эмулятора с точками останова и в пошаговом режиме в отлаживаемой программе должно разрешаться прерывание, задействованное для вызова монитора и не должна использоваться область памяти программ, соответствующая вектору прерывания монитора. Выполнение программ с точками останова при примененном в предлагаемом устройстве методе прерывания имеет особенность точка останова, установленная на конкретный адрес срабатывает после выполнения команды, первый байт которой размещен по этому адресу. Чтобы избежать этого эффекта, можно использовать следующий метод в блоке 4 памяти по адресу, на котором установлена точка останова, управляющая программа размещает (незаметно для пользователя) код пустой операции - . После выполнения участка программы и командыпроисходит вызов монитора, модифицируется значение счетчика команд путем его декремента, производятся действия по чтению и модификации ресурсов отлаживаемой системы. Затем производится переход в режим холостого хода,система проектирования восстанавливает байт команды в блоке 4 памяти, вместо которого был записан . Далее происходит возврат из режима холостого хода и переход к выполнению отлаживаемой программы в пошаговом режиме. Таким образом, выполняется команда, на которую установлена точка останова. Далее снова вызывается монитор, происходит переход в режим холостого хода, система проектирования записывает в ячейку блока 4 памяти, на которую установлена точка останова, команду , затем происходит возврат из режима холостого хода и возврат к выполнению программы пользователя в режиме реального времени с точками останова или в пошаговом режиме. 5454 1 Источники информации 1.. - . ., 1984,280017-001. . 5-1-5-7, . 1. 2. Авторское свидетельство СССР 1589274, МПК 06 9/44, 1990 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 12