Вычислительное устройство унитарных кодов по модулю три

(51) МПК НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ(71) Заявитель Белорусский государственный университет(72) Авторы Супрун Валерий Павлович Городецкий Данила Андреевич(73) Патентообладатель Белорусский государственный университет(57) Вычислительное устройство унитарных кодов по модулю три, характеризующееся тем, что содержит с первого по пятый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и первый и второй элементы РАВНОЗНАЧНОСТЬ, выход -го элемента из которых, где 1, 2, соединен с выходом равноустройства, выход равно нулю которого соединен с инверсным выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с первым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ и с первым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с первым входом первого элемента РАВНОЗНАЧНОСТЬ и со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и с первым входом второго элемента РАВНОЗНАЧНОСТЬ,второй вход которого соединен с выходом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с четвертым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ, вход устройства 17235 1 2013.06.30 равно нулю первого операнда соединен с первыми инверсными входами второго и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первые входы которых соединены со входом устройства равно двум первого операнда, вход устройства равно нулю второго операнда соединен со вторым инверсным входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен со входом устройства равно двум второго операнда и со вторым инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен со входом устройства равно единице второго операнда, вход устройства равно нулю третьего операнда соединен с первыми инверсными входами третьего и пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первые входы которых соединены со входом устройства равно двум третьего операнда, вход устройства равно нулю четвертого операнда соединен со вторым инверсным входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,второй вход которого соединен со входом устройства равно двум четвертого операнда и со вторым инверсным входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,второй вход которого соединен со входом устройства равно единице четвертого операнда. Изобретение относится к области вычислительной техники и микроэлектроники и может быть использовано для построения средств аппаратурного контроля и цифровых устройств, работающих в системе остаточных классов. Известно вычислительное устройство унитарных кодов, предназначенное для реализации операции ( 3), которое содержит семь элементов ИЛИ, два элемента РАВНОЗНАЧНОСТЬ, элемент СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, элемент ИЛИНЕ, элемент ЗАПРЕТ, двенадцать входов и три выхода 1. Основным недостатком известного вычислительного устройства является низкое быстродействие, определяемое глубиной схемы и равное 3, где- задержка на один логический элемент. Кроме того, устройство имеет 15 внешних выводов (12 входов и три выхода). Наиболее близким по функциональным возможностям и конструкции техническим решением к предлагаемому устройству является вычислительное устройство унитарных кодов по модулю три, выполняющее операцию ( 3) 2. Устройство содержит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, десять входов и три выхода. Недостатком устройства-прототипа унитарных кодов по модулю три является высокая конструктивная сложность (по числу входов логических элементов), которая равна 40. Заявляемое устройство, как и устройство-прототип, содержит с первого по пятый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный выход первого из которых соединен с выходом устройства равно нулю результата выполнения операции, а -й вход с выходом (1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, где 1, 2, 3, 4. Изобретение направлено на решение следующей технической задачи понижение конструктивной сложности устройства при вычислении в унитарных кодах операции( 3). Вычислительное устройство унитарных кодов по модулю три характеризуется тем,что содержит с первого по пятый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и первый и второй элементы РАВНОЗНАЧНОСТЬ, выход -го элемента из которых, где 1, 2,соединен с выходом равноустройства. Выход равно нулю устройства соединен с инверсным выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с первым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ и с первым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ. 2 17235 1 2013.06.30 Второй инверсный вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с первым входом первого элемента РАВНОЗНАЧНОСТЬ и со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Третий вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и с первым входом второго элемента РАВНОЗНАЧНОСТЬ. Второй вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с четвертым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ. Вход устройства равно нулю первого операнда соединен с первыми инверсными входами второго и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первые входы которых соединены с входом устройства равно двум первого операнда. Вход устройства равно нулю второго операнда соединен со вторым инверсным входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен с входом устройства равно двум второго операнда и со вторым инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен с входом устройства равно единице второго операнда. Вход устройства равно нулю третьего операнда соединен с первыми инверсными входами третьего и пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первые входы которых соединены с входом устройства равно двум третьего операнда. Вход устройства равно нулю четвертого операнда соединен со вторым инверсным входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен с входом устройства равно двум четвертого операнда и со вторым инверсным входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен с входом устройства равно единице четвертого операнда. Названный технический результат достигается путем использования новых логических элементов (элементов РАВНОЗНАЧНОСТЬ) и изменением соединений между элементами логической схемы устройства. На фигуре представлена логическая схема вычислительного устройства унитарных кодов по модулю три. Вычислительное устройство унитарных кодов по модулю три содержит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 15 (элемент 5 имеет инверсный выход), два элемента РАВНОЗНАЧНОСТЬ 6 и 7, десять входов 817 и три выхода 18, 19 и 20. Устройство, предназначенное для выполнения операции ( 3) в унитарных кодах, работает следующим образом. На входы устройства 8 и 9 поступают значения разрядов равно нулю и равно двум унитарного двоичного кода первого операнда(0, , 2), на входы 10, 11 и 12 - значения разрядов равно нулю, равно единице и равно двум унитарного двоичного кода второго операнда(0, 1, 2), на входы 13 и 14 - значения разрядов равно нулю и равно двум унитарного двоичного кода третьего операнда С(с 0, с 1, с 2), на входы 15, 16 и 17 - значения разрядов равно нулю,равно единице и равно двум унитарного двоичного кода четвертого операнда(0, , 2), где 0, 1, 2, 0, 1, 2, 0, 1, 2, 0, 1, 20, 1. При этом 1,1,1 и 1 тогда и только тогда, когда( 3),( 3),( 3) и( 3), соответственно, где 0, 1, 2. На выходах устройства 18, 19 и 20 формируется унитарный двоичный код результата выполнения операции ( 3), где(0, 1, 2) и 0, 1, 20, 1. Здесь 1 тогда и только тогда, когда ( 3) и 0, 1, 2. 17235 1 2013.06.30 Логические функции 0, 1, 2, которые реализуются на выходах заявляемого вычислительного устройства, представлены посредством таблицы истинности (таблица). Логическая схема (фигура) устройства для вычисления операции в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических выражений функций 0, 1, 2 0, если 12122,0,1 в противном случае,112121212 ,212121212 , где 1, если 02122,1 ( 0 ,2 , 1 ,2 )0 в противном случае,1, если 02022, 2 ( 0 ,2 ,0 ,2 )0 в противном случае,1, если 02122,1 ( 0 ,2 , 1 ,2 )0 в противном случае,1, если 020222 ( 0 ,2 ,0 ,2 )0 в противном случае,Вычислительное устройство унитарных кодов по модулю три Входы Выходы Унитарный двоУнитарный Унитарный дво- ичный код реУнитарный дво- Унитарный дводвоичный код ичный код четзультатаичный код перво- ичный код втотретьего опевертого выполнения опего операндарого операндарандаоперандарации 17235 1 2013.06.30 Входы Унитарный дво- Унитарный двоичный код перво- ичный код втого операндарого операнда 0 8 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Унитарный двоичный код третьего операнда 0 13 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 Продолжение таблицы Выходы Унитарный двоУнитарный дво- ичный код реичный код четзультатавертого выполнения опеоперандарации Выходы Унитарный двоУнитарный Унитарный двоичный код реУнитарный дво- Унитарный дводвоичный код ичный код четзультатаичный код перво- ичный код втотретьего опевертого выполнения опего операндарого операндарандаоперандарации) 0 1 2 0 1 2 0 1 2 0 1 2 0)(2 8 9 10 11 12 13 14 15 16 17 18 19 20 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 1 0 0 0 1 1 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 Основным достоинством заявляемого вычислительного устройства унитарных кодов по модулю три является низкая конструктивная сложность (по числу входов логических элементов), равная 28. В то время как сложность устройства-прототипа равна 40. При этом быстродействие устройства, определяемое глубиной схемы, совпадает с быстродействием устройства-прототипа. Кроме того, оба устройства имеют одинаковое число внешних выводов (10 входов и 3 выхода). Источники информации 1. Патент РБ 9477, МПК 067/38, 2007. 2. Патент РБ 14125, МПК 067/38, 2011 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 6