Матричный вычислитель

(12) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ(71) Заявитель Государственное научное учреждение Институт электроники НАН Беларуси(72) Авторы Пиилипович Владимир Антонович Есман Александр Константинович Гончаренко Игорь Андреевич Кулешов Владимир Константинович(73) Патентообладатель Государственное научное учреждение Институт электроники НАН Беларуси(57) 1. Матричный вычислитель, содержащий первый и второй блоки ввода страниц, первый и второй блоки сведения страниц, первый и второй блоки разведения страниц, первый блок сложения страниц, отличающийся тем, что включает первый и второй блоки преобразования кодов, второй блок сложения страниц, блок оптического преобразования кодов,коммутатор, входы которого оптически связаны с первым и вторым блоками разведения страниц, блоком оптического преобразования кодов, а выходы через первый и второй блоки сведения страниц оптически соединены с первым и вторым блоками сложения страниц, выходы которых оптически связаны с блоком оптического преобразования кодов, при этом первый и второй блоки преобразования кодов соединены соответственно с первым и вторым блоками ввода страниц, которые оптически связаны соответственно с первым и вторым блоками разведения страниц. 2. Матричный вычислитель по п. 1, отличающийся тем, что первый и второй блоки сложения страниц, блок оптического преобразования кодов и коммутатор выполнены из активных логических элементов на основе волоконных резонаторов Фабри-Перо.(56)2079872 1, 1997.2079873 1, 1997.2022328 1, 1994.650076, 1979.05046269 , 1991.10207567 , 1997.0413916 3, 1991. Изобретение относится к вычислительной технике и может использоваться при разработке высокопроизводительных вычислительных систем, производящих операции в том числе и над матрицами данных. Наиболее близким по технической сущности является оптический сумматор (патент РФ 2079872), содержащий 7 каскадов оптически последовательно связанных компонентовкаскад - первый и второй блоки ввода страниц,каскад - блок разложения страниц (состоит из узлов конъюнкции, дизъюнкции, сложения по модулю два, двух узлов фильтрации 1 и узла фильтрации 0),каскад - первый и второй блоки разведения страниц,каскад - блок сложения единиц (состоит из узлов разведения и сведения страниц и блока анализа переносов),каскад - блок управляемого разведения страниц,каскад - блок преобразования единиц (состоит из узлов разведения и сведения страниц), каскад - блок сведения страниц, который оптически соединен с блоками преобразования единиц сложения единиц, управляемого разведения страниц, причем блок анализа переносов соединен с блоком управляемого разведения страниц, при этом блоки сложения единиц, преобразования единиц, управляемого разведения страниц и анализа переносов в совокупности являются составным блоком сложения страниц. Описанное устройство имеет ограниченные функциональные возможности, оно не способно вычитать и перемножать матрицы операндов, а также имеет ограниченное быстродействие, т.к. его компоненты имеют по 2, 3 каскада логического или оптического преобразования страниц данных. Техническая задача - расширение функциональных возможностей при одновременном повышении быстродействия. Поставленная техническая задача в заявленном устройстве решается тем, что в устройство, содержащее первый и второй блоки ввода страниц, первый и второй блоки сведения страниц, первый и второй блоки разведения страниц, первый блок сложения страниц, введены первый и второй блоки преобразования кодов, второй блок сложения страниц, блок оптического преобразования кодов, коммутатор, входы которого оптически связаны с первым и вторым блоками разведения страниц, с блоком оптического преобразования кодов, а выходы - через первый и второй блоки сведения страниц - соединены с первым и вторым блоками сложения страниц, выходы которых оптически связаны с блоком оптического преобразования кодов, при этом первый и второй блоки преобразования кодов оптически соединены соответственно с первым и вторым блоками ввода страниц, которые оптически связаны соответственно с первым и вторым блоками разведения страниц. Для эффективного решения поставленной задачи первый и второй блоки сложения,страниц блок оптического преобразования кодов и коммутатор выполнены из активных логических элементов на основе волоконных резонаторов Фабри-Перо. Расширение функциональных возможностей в предлагаемом изобретении достигается за счет всего комплекса вновь введенных признаков, в рамках которого в двоичной знакоразрядной системе счисления только за счет перекоммутации информационных шин на одних и тех же сумматорах можно выполнять 3 арифметические операции суммирование,вычитание и умножение. Ускорение вычислений достигается за счет исключения сквоз 2 6494 1 ных переносов и сокращения количества каскадов преобразования данных, приходящегося на одно суммирование. Сущность изобретения поясняется на фиг. 1, 2. На фиг. 1 приведена блок-схема заявляемого устройства, где 1 - блок оптического преобразования кодов, 2, 3 - первый и второй блоки сложения страниц, 4, 5 - первый и второй блоки сведения страниц, 6 коммутатор (фиг. 2), 7, 10 - первый и второй блоки преобразования кодов, 8, 11 - первый и второй блоки ввода страниц, 9, 12 - первый и второй блоки разведения страниц. На фиг. 2 приведена блок-схема коммутатора 6. В заявленном устройстве блок оптического преобразования кодов 1 через коммутатор 6, оптически связан с первым и вторым блоками сведения страниц 4, 5, которые оптически соединены соответственно с первым и вторым блоками сложения страниц 2, 3, выходы последних оптически подключены к блоку оптического преобразования кодов 1. Входы операндов устройства ,через первый и второй блоки преобразования кодов 7, 10 соединены соответственно с первым и вторым блоками ввода страниц 8, 11, которые оптически подключены соответственно к первому и второму блокам разведения страниц 9, 12,выходы последних оптически связаны с коммутатором 6, к которому подключена оптическая шина управления устройством. Работает устройство следующим образом. Матричные операнды ,поступают в соответственно первый и второй блоки преобразования кодов 7, 10, в которых производится выбор кодов операндов ,в двоичной знакоразрядной системы счисления, исключающих сквозные переносы при их сложении. Многозначность двоичной знакоразрядной системы счисления позволяет это сделать. Коды операндов ,в двоичной знакоразрядной системы счисления поступают соответственно в первый и второй блоки ввода страниц 8, 11, где входные отрицательные,положительные части,матриц операндов преобразуются в оптическую форму. Далее оптические стра ницы данных,,,поступают соответственно на входы первого и второго блоков разведения страниц 9, 12, где из каждой входной страницы формируются две одинаковые страницы меньшей мощности. Далее в режиме суммирования страниц по сигналам из шины управления 23 открываются матрицы элементов И 14, 16, 18, 20 и положительные частиичерез первые две из указанных матриц поступают на входы первого блока сведения страниц 4, с выходов которого эти две страницы данных поступают на входы первого блока сложения страниц 2, на выходах которого образуется положительная часть суммы матриц. Одновременно отрицательные части входных операндов поступают через матрицы элементов И 18, 20 на входы второго блока сведения страниц 5, с выходов которого указанные части входных операндов передаются на входы второго блока сложения страниц 3, на выходах последнего формируется отрицательная часть результата. Для выполнения вычитания страниц- на входах второго блока ввода страниц 11 производится перестановка содер жимого положительных частей входных операндовна шины отрицательных частей и наоборот. Такая перестановка изменяет знак во всех операндах страницы . При сложении положительных частей входных операндовс отрицательными частя ми. Порядок работы остальных блоков устройства при выполнении операции- остается таким же, как при выполнении суммирования. Аналогично для выполнения вычитания страниц- переставляются части опе 3 6494 1 рандовна входе первого блока ввода страниц 8. При выполнении умножения страниц в первом такте открываются первые строчки в матрицах элементов И 19 и 21 и первые вектора 1 и 1 проходят через них и через блоки разветвления 24 и 25, открывают в матрицах элементов И 15, 17 тестолбцы, которые попадают на единичные значения 11 или 11 . Соответствующие столбцы матриципроходят через указанные столбцы матриц элементов И 15, 17 на входы первого и второго блоков сведения страниц 4, 5 и далее - на входы первого и второго блоков сложения страниц 2, 3, через ко торые в первом такте умножения указанные столбцы матриципроходят без изменения, далее без изменений проходят блок оптического преобразования кодов 1 и далее поступают на входы коммутатора 6 уже во втором такте умножения, в котором открыва ются матрицы элементов И 13, 22 и пропускают указанные выше столбцы матрици со сдвигом на 1 разряд в сторону младших разрядов. Одновременно во втором такте умножения открываются вторые строчки в матрицах элементов И 19, 21 и вторые векто ра 2 и 2 проходят через них и через блоки разветвления 24 и 25, открывают в матрицах элементов И 15, 17 тестолбцы, которые соответствуют единичным значениям 21 , 21 . Указанные столбцы матрици, проходя аналогично первому такту на входы первого и второго блоков сложения страниц 2, 3, суммируются в них со сдвинутыми значениями операндов, полученными в первом такте. Во втором и последующих тактах в блоке оптического преобразования кодов 1 из значений выходных кодов первого и второго блоков сложения 2, 3 исключаются комбинации, вызывающие сквозные переносы. Такие преобразованные коды в двоичной знакоразрядной системы счисления с выхода блока оптического преобразования кодов 1 с задержкой на длительность одного такта поступают на входы коммутатора 6, в котором указанные промежуточные данные через открытые матрицы элементов И 13, 22 со сдвигом на один разряд поступают через первый и второй блоки сведения страниц 4, 5 на входы соответственно первого и второго блоков сложения страниц 2, 3, где в последующих тактах накапливаются произведения операндов, которые получаются послетактов, где -разрядность входных операндов. Время выполнения одного цикла сложения всехиоперандов складывается из времени прохождения излучения через блок оптического преобразования кодов 1 (шесть каскадов логического преобразования и три каскада оптического ветвления сигналов), блоки сложения страниц 2, 3 (два каскада логического преобразования, пять каскадов оптического ветвления сигналов), блоки сведения страниц 4, 5 (один каскад оптического ветвления сигналов), коммутатор (один каскад логического преобразования), что в сумме составляет 18 см волоконного кабеля. Последнее означает, что частота сложений матриц при выполнении операции умножения над двумерными операндами может достигать величины 1,15 ГГц. Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20.